PCB器件布局不是一件随心所欲的事，它有一定的规则需要大家遵守。除了通用要求外，一些特殊的器件也会有不同的布局要求。
压接器件的布局要求
1）弯/公、弯/母压接器件面的周围3mm不得有高于3mm的元器件，周围1.5mm不得有任何焊接器件；在压接器件的反面距离压接器件的插针孔中心2.5mm范围内不得有任何元器件。
2）直/公、直/母压接器件周围1mm不得有任何元器件；对直/公、直/母压接器件其背面需安装护套时，距离护套边缘1mm范围内不得布置任何元器件，不安装护套时距离压接孔2.5mm范围内不得布置任何元器件。
3）欧式连接器配合使用的接地连接器的带电插拔座，长针前端6.5mm禁布，短针2.0mm禁布。
4）2mmFB电源单PIN插针的长针，对应单板插座前端8mm禁布。
热敏器件的布局要求
1）器件布局时，热敏器件（如电解电容、晶振等）尽量远离高热器件。
在当今这个竞争激烈的时代，产品设计人员面临的挑战是：不仅要紧跟同行步伐，而且要保持领先群雄的地位。这就对那些欲借助差异化产品进行创新的系统设计人员提出了更高的要求。
创新的一种重要方法是使用高密度设计。为推出占位面积更小的解决方案，电源系统设计人员现在正集中研究功率密度（一个功率转换器电路每单位面积或体积的输出功率）的问题。
高密度直流/直流（dcdc）转换器印刷电路板（pcb）布局最引人瞩目的范例涉及功率级组件的放置和布线。精心的布局可同时提高开关性能、降低组件温度并减少电磁干扰（EMI）信号。
请细看图1中的功率级布局和原理图。
由此看来，这些都是设计高密度dcdc转换器时所面临的挑战：
组件技术
随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。
问题分析
在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5 pitch QFN封装的尺寸标注图。
图二是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：
一、什么是共模与差模
电器设备的电源线，电话等的通信线，与其它设备或外围设备相互交换的通讯线路，至少有两根导线，这两根导线作为往返线路输送电力或信号，在这两根导线之外通常还有第三导体,这就是"地线"。
电压和电流的变化通过导线传输时有两种形态，一种是两根导线分别做为往返线路传输，我们称之为"差模"；另一种是两根导线做去路，地线做返回传输，我们称之为"共模"。
如上图，蓝色信号是在两根导线内部作往返传输的，我们称之为"差模"；而黄信号是在信号与地线之间传输的，我们称之为"共模"。
任何两根电源线或通信线上所存在的干扰，均可用共模干扰和差模干扰来表示：
1、共模干扰
共模干扰在导线与地（机壳）之间传输，属于非对称性干扰，它定义为任何载流导体与参考地之间的不希望有的电位差；
单片机编程过程中经常用到延时函数，最常用的莫过于微秒级延时delay_us( )和毫秒级delay_ms( )。
1.普通延时法
（1）普通延时法1
这个比较简单，让单片机做一些无关紧要的工作来打发时间，经常用循环来实现，不过要做的比较精准还是要下一番功夫。下面的代码是在网上搜到的，经测试延时比较精准。
（2）普通延时法2
2.SysTick 定时器延时
关于串扰，之前发布过两篇文章，但都浅尝辄止，本文试图从串扰的根本原理出发，重新探讨串扰话题，为高级篇。
提到串扰，对于大多数信号完整性工程师来说，首先想到的应该就是图1所示的典型的串扰原理图和图2所示的典型的串扰波形。
来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤，例如穿透元器件内部薄的绝缘层；损毁MOSFET和CMOS元器件的栅极；CMOS器件中的触发器锁死；短路反偏的PN结；短路正向偏置的PN结；熔化有源器件内部的焊接线或铝线。为了消除静电释放(ESD)对电子设备的干扰和破坏，需要采取多种技术手段进行防范。
在PCB板的设计当中，可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中，通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线，能够很好地防范ESD。以下是一些常见的防范措施。
*尽可能使用多层PCB，相对于双面PCB而言，地平面和电源平面，以及排列紧密的信号线-地线间距能够减小共模阻抗和感性耦合，使之达到双面PCB的1/10到1/100。尽量地将每一个信号层都紧靠一个电源层或地线层。对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB，可以考虑使用内层线。
*对于双面PCB来说，要采用紧密交织的电源和地栅格。电源线紧靠地线，在垂直和水平线或填充区之间，要尽可能多地连接。一面的栅格尺寸小于等于60mm，如果可能，栅格尺寸应小于13mm。
*确保每一个电路尽可能紧凑。
*尽可能将所有连接器都放在一边。
为了更好的理解和解释串扰的各种概念，今天尝试对串扰进行仿真，选择最简单易用的HyperLynx进行一系列的串扰仿真。
1、微带线串扰仿真
1）仿真模型
在HyperLynx中搭建如下电路，U1为驱动端，电路模型为CMOS, 3.3V, 上升沿驱动，U2为接收模式。
在HyperLynx中通过对叠层进行设置，设置传输线为微带线，传输线线宽为9 mil, 线间距为8 mil, 距离走线下方参考层的高度为5 mil, 相对介电常数为3.9，线长为68 inch, 传输延时为10 ns。
仿真结果如下：
1.绝对最大额定值
1、串扰的概念
串扰是信号完整性中最基本的现象之一，尤其现在大多数电子产品越来越小，PCB板上走线密度越来越大，信号速率越来越高，串扰问题也越来越困扰SI工程师。
到底什么是串扰呢，我们从最直观的一个波形开始，看一看串扰到底会引起什么问题，下图黄色圈内的波形即为受到串扰影响的信号，在信号高电平或低电平产生毛刺，从而影响系统稳定性。
我们知道，当信号沿传输线传播时，在信号路径和返回路径之间将产生电力线；围绕在信号路径和返回路径周围也会产生磁力线。这些电场和磁场还会延伸到周围的空间。这些延伸出去的场被称为边缘场，如果另外一根信号线刚好在边缘场范围之内的话，就会受到干扰，这样的一种耦合效应我们就称为串扰。