ESD

一直想给大家讲讲ESD的理论，很经典。但是由于理论性太强，如果前面那些器件理论以及理论不懂的话，这个大家也不要浪费时间看了。任何理论都是一环套一环的，如果你不会画鸡蛋，注定了你就不会画大卫。

简介

ESD、EMI、EMC设计是电子工程师在设计中遇到常见难题，电磁兼容性（EMC）是指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁干扰的能力。因此，EMC包括两个方面的要求：一方面是指设备在正常运行过程中对所在环境产生的电磁干扰不能超过一定的限值；另一方面是指器具对所在环境中存在的电磁干扰具有一定程度的抗扰度，即电磁敏感性。

简介

来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤，例如穿透元器件内部薄的绝缘层;损毁MOSFET和CMOS元器件的栅极；CMOS器件中的触发器锁死;短路反偏的PN结;短路正向偏置的PN结;熔化有源器件内部的焊接线或铝线。为了消除静电释放（ESD）对电子设备的干扰和破坏，需要采取多种技术手段进行防范。
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引言

如今的电源市场，拼体积、拼价格、拼性能，如何做到这3点就需要一个经验丰富的Layout工程师。

1、静电打坏IC

1、VCC电容跟VCC脚越近越好。如下图VCC电容与IC脚太远，静电和耐压都会打坏IC，当然这还要看芯片的抗ESD能力。

在许多基于单片机的应用中，单片机都受到各类电磁噪声的影响。电气噪声可能导致应用出现异常行为。其中的两种噪声事件分别称为静电放电（ElectrostaticDischarge，ESD）和电过载（Electrical Overstress，EOS）。本应用笔记讨论了这两种事件、导致这些事件的原因以及如何最大程度降低它们对应用的影响。

简介

静电放电会给电子器件带来破坏性的后果,它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展,CMOS电路的特征尺寸不断缩小,管子的栅氧厚度越来越薄,芯片的面积规模越来越大,MOS管能承受的电流和电压也越来越小,而外围的使用环境并未改变,因此要进一步优化电路的抗ESD性能,如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。

静电是人们非常熟悉的一种自然现象。静电的许多功能已经应用到军工或民用产品中，如静电除尘、静电喷涂、静电分离、静电复印等。然而，静电放电ESD（Electro-Static Discharge）却又成为电子产品和设备的一种危害，造成电子产品和设备的功能紊乱甚至部件损坏。