ESD、EMI、EMC设计是电子工程师在设计中遇到常见难题,电磁兼容性(EMC)是指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁干扰的能力。因此,EMC包括两个方面的要求:一方面是指设备在正常运行过程中对所在环境产生的电磁干扰不能超过一定的限值;另一方面是指器具对所在环境中存在的电磁干扰具有一定程度的抗扰度,即电磁敏感性。所谓电磁干扰是指任何能使设备或系统性能降级的电磁现象。而所谓电磁干扰是指因电磁干扰而引起的设备或系统的性能下降。

EMC包括EMI(电磁干扰)及EMS(电磁耐受性)两部份,所谓EMI电磁干扰,乃为机器本身在执行应有功能的过程中所产生不利于其它系统的电磁噪声;而EMS乃指机器在执行应有功能的过程中不受周围电磁环境影响的能力。

在电子产品的设计中,为获得良好的EMC性能和成本比,对产品进行EMC设计是重要的;电子产品的EMC性能是设计赋予的。测试仅仅是将电子产品固有的EMC性能用某种定量的方法表征出来。对于EMC设计来讲:

首先,应在研发前期考虑EMC设计。

如果产品设计前期不考虑EMC问题,仅寄希望于测试阶段解决(表现为通过整改来解决设计成型产品的EMC问题,这样大量的人力和物力都投入在后期的测试/验证、整改阶段)。那么,即使产品整改成功,大多情况下还是会由于整改涉及电路原理、PCB设计、结构模具的变更,导致研发费用大大增加,周期大大延长。只有在前期产品设计过程中考虑与预测EMC问题,把EMC变成一种可控的设计技术,并行和同步于产品功能设计的过程,才能一次性地把产品设计好。

其次,应该系统化的进行EMC设计。

通过设计提高电子产品的EMC性能,绝对不是企业内EMC专家一个人所赋予的,因为EMC绝对不可能脱离产品硬件、结构等实物而存在。因此,要使设计的电子产品一次取得良好的EMC性能,就需要提高产品设计工程师的EMC经验与意识问题。如硬件工程师,除了原先必须掌握的电路设计知识外,还应该掌握EMI和EMS抗干扰设计的基本知识;PCB设计工程师需要掌握相应的器件布局、层叠设计、高速布线方面的EMC设计知识;结构工程师也需要了解产品结构的屏蔽等方面的设计知识。因为这些共同参与产品设计的工程师,要去实现FMC专家在产品设计过程中所提出的意见,就要理解、领会EMC专家所提出的建议的奥秘,并与各自领域的设计特点相结合,将所有EMC问题的萌芽消灭在产品设计阶段。只有所有参与产品设计的开发人员共同提高EMC素质,才能设计出具有高性能EMC的电子产品。

一般电子产品设计时不考虑EMC问题,就会导致EMC测试失败,以致不能通过相关法规的认证。下图概述了EMC、EMI、ESD评审的要点。

“”
EMC、EMI、ESD评审的要点

“”
EMC、EMI、ESD评审的要点

随着电气电子技术的发展,家用电器产品日益普及和电子化,广播电视、邮电通讯和计算机及其网络的日益发达,电磁环境日益复杂和恶化,使我们逐渐关注设备的工作环境,日益关注电磁环境对电子设备的影响,电气电子产品的电磁干扰(EMI)和电磁兼容性(EMC)的问题越来越受到工程师和生产企业的重视。在ESD防护中,大体可以分为两大类。

传导性ESD防护

对静电电流在电路中防护主要使用一些保护器件,在敏感器件前端构成保护电路,引导或耗散电流。此类保护器件有:陶瓷电容,压敏电阻,TVS管等。

辐射性ESD防护

对于静电产生的场对敏感电路产生影响,防护方法主要是尽量减少场的产生和能量,通过结构的改善增加防护能力,对敏感线路实施保护。对场的保护通常比较困难,在改良实践中探索出了一种叫做等位体的方法。通过有效地架接,是壳体形成电位相同体,抑制放电。事实证明此种方式有效易于实施。

防护静电的一般方法有许多,包括减少静电的积累;使产品绝缘,防止静电发生;对敏感线路提供支路分流静电电流;对放电区域的电路进行屏蔽;减少环路面积以保护电路免受静电放电产生的磁场的影响。有针对直接放电的,也有针对关联场的耦合。

本文转载自:百度文库
声明:本文为转载文章,转载此文目的在于传递更多信息,版权归原作者所有,如涉及侵权,请联系小编邮箱:cathy@eetrend.com 进行处理。

围观 41

简介

与系统模拟输入和输出节点交互作用的外置高压瞬变可能破坏系统中未采用充分保护措施的集成电路(IC)。现代IC的模拟输入和输出引脚通常采用了高压静电放电(ESD)瞬变保护措施。人体模型(HBM)、机器模型(MM)和充电器件模型(CDM)是用来测量器件承受ESD事件的能力的器件级标准。这些测试旨在确保器件能承受器件制造和PCB装配流程中的静电压力,通常在受控环境中实施。

工作于恶劣电磁环境中的系统在输入或输出节点上需要承受高压瞬变——并且在从器件级标准转向系统级标准以实现高压瞬变鲁棒性时,传输到IC引脚的能量水平存在显著差异。因此,直接与这些系统输入/输出节点连接的IC也必须采用充分的保护措施,以承受系统级高压瞬变。如果在系统设计中未能及早考虑这种保护机制,结果可能导致系统保护不足、产品发布推迟、系统性能下降等问题。本文旨在描述如何保护敏感的模拟输入和输出节点,使其免受这些IEC标准瞬变的影响。

“图1.
图1. 面向精密模拟输入的IEC系统保护。

IEC 61000

IEC 61000是有关EMC鲁棒性的系统级标准。该标准中涉及高压瞬变的三个部分为IEC 61000-4-2、IEC 61000-4-4和IEC 61000-4-5。这些是针对静电放电(ESD)、电快速瞬变(EFT)和浪涌的系统级标准。这些标准定义了在施加这些瞬变影响的情况下用于评估电子电气设备抗扰度的波形、测试方法和测试级别。

IEC 61000-4-2测试的主要目的是确定系统在运行过程中对系统外部的ESD事件的免疫能力——例如,如果系统输入/输出接触到带电人体、电缆、工具时。IEC 61000-4-2规定要使用两种耦合方法测试:接触放电和气隙放电。

IEC 61000-4-4 EFT测试涉及将快速的瞬变脉冲群耦合到信号线上,以表征与外部开关电路关联的瞬变干扰,这类电路能够以容性方式耦合至信号线。这种测试反映了开关触点抖动,或者因为感性或容性负载切换而产生的瞬变,而所有这些在工业环境中都很常见。

浪涌瞬变通常由开关操作造成的过压情况或雷击造成。开关瞬变的起因可能是电力系统切换、配电系统中的负载变化或各种系统故障(例如安装时与接地系统形成短路和电弧故障)。雷电瞬变的原因可以是附近的雷击将高电流和电压注入电路中。

瞬变电压抑制器

TVS的基本参数:

瞬变电压抑制器(TVS)可以用于抑制电压浪涌。用于箝位高压瞬 变,使大电流绕过敏感电路。TVS的基本参数为:

  • 工作峰值反向电压:低于该值时不会发生显著导电现象的电压
  • 击穿电压:等于该值时会发生规定导电现象的电压
  • 最大箝位电压:器件上传导规定的最大电流的最大电压

在系统输入或输出上使用TVS器件时要考虑多个因素。ESD或EFT事件会产生超快时间(1 ns至5 ns)的瞬变波形,在TVS器件箝位击穿电压之前,在系统输入上导致初始过冲电压。浪涌事件具有不同的瞬变波形,上升时间缓慢(1.2 μs),脉冲持续时间长(50 μs);并且在该事件下,将在击穿电压下开始箝位电压,但可能一直增大至TVS最大箝位电压。另外,TVS必须高于可能由接线错误、断电或用户错误导致的任何容许直流过压,以保护系统,使其免受该直流过压事件的影响。所有三种情况都有可能在下游电路的输入上导致具有潜在破坏作用的过压。

模拟输入保护电路

为了全面保护系统输入/输出节点,必须对系统进行直流过压和高压瞬变保护。在系统输入节点用一个鲁棒的精密型过压保护(OVP)开关,加上TVS,可以保护灵敏的下游电路(例如,模数转换器或放大器输入/输出),因为这样可以阻断过压、抑制未被TVS分流到地的剩余电流。

“图2.
图2. OVP开关功能框图。

图2显示了一个典型过压保护开关的功能框图;注意,该开关的ESD保护二极管未以其输入节点上的电源电压为基准。相反,它有一个ESD保护单元,在超过器件最大承受电压时激活,使器件能承受并阻断超过其电源电压的电压。由于模拟系统通常只要求开关的外向引脚采用IEC保护,所以,ESD保护二极管依然保留在内向引脚上(标志为开关输出端或漏极端)。这些二极管能带来额外的好处,因为它们起到辅助保护器件的作用。在持续时间较短、上升时间快的高压瞬变(如ESD或EFT)过程中,由于瞬变电压会被箝位,所以电压不会到达下游电路。在持续时间较长、上升时间慢的高压瞬变(如浪涌)过程中,在开关过压保护功能被激活、开关断开、使故障完全与下游电路分离之前,内部保护二极管会箝位开关的输出电压。

图3显示了一个与外部接口的系统输入端的工作区域。最左边的区域(绿色)表示正常工作区间,输入电压位于电源电压范围以内。左起第二个区域(蓝色)表示输入端可能存在持续直流或长时间交流过压的范围,原因是断电、接线错误或短路。另外,图中最右侧(紫色)是过压开关内部ESD保护二极管的触发电压。选择的TVS击穿电压(橙色)必须小于过压保护开关的最大承受电压并且大于任何已知的可能持续直流或长时间交流过压,以免无意中触发TVS。

“图3.
图3. 系统工作区域。

图4中的保护电路可以承受最高8 kV IEC ESD(接触放电)、16 kV IEC ESD(空气放电)、4 kV EFT和4 kV浪涌。ADG5412F(来自ADI公司的±55 V过压保护和检测、四通道单刀双掷开关)可以承受ESD、EFT和浪涌瞬变导致的过压,过压保护电路与漏极上的保护二极管共同保护和隔离下游电路。表1展示的是ADG5412F在TVS击穿电压与电阻的各种组合下可以承受的高压瞬变电平。

“图4.
图4. 保护电路。

表1. 测试结果(未在0 Ω电阻与33 V TVS及45 V TVS组合条件下进行IEC空气放电测试)

“”

图4也展示了高压瞬变事件过程中的各种电流路径。大部分电流通过TVS器件分流到地(路径I1)。路径I2展示的是通过ADG5412F输出节点上的内部ESD消耗的电流,同时,输出电压被箝位于比电源电压高0.7 V的水平。最后,路径I3中的电流是下游器件必须承受的剩余电流水平。有关该保护电路的更多详情,请参阅ADI公司应用笔记AN-1436。

IEC ESD保护

“图5.
图5. 测试电路

图6和图7所示为在8 kV接触放电和16 kV空气放电IEC ESD事件在图5所示测试电路上的测试结果。如前所述,在TVS器件将电压箝位至54 V左右之前,源引脚上有一个初始过压。在此过压过程中,开关漏极上的电压被箝位于比电源电压高0.7 V的水平。漏极电流测量结果展示的是流入下游器件二极管中的电流。脉冲峰值电流约为680 mA,电流持续时间约为60 ns。相比之下,1 kV HBM ESD电击的峰值电流为660 mA,持续时间为500 ns。我们因此可以得出结论认为,在采用这种保护电路的条件下,HBM ESD额定值为1 kV的下游器件应该能承受8 kV接触放电和16 kV空气放电IEC ESD事件。

“图6.
图6. 8 kV事件期间的漏极电压和漏极输出电流。

“图7.
图7. 16 kV空气放电事件期间的漏极电压和漏极输出电流。

EFT 保护

图8是在4 kV EFT事件的一个脉冲的测量结果。与ESD瞬变过程中发生的情况类似,在TVS器件将电压箝位至54 V左右之前,源引脚上有一个初始过压。在此过压过程中,开关漏极上的电压再次被箝位于比电源电压高0.7 V的水平。在这种情况下,流入下游器件中的脉冲峰值电流仅为420 mA,电流持续时间仅约为90 ns。同样与HBM ESD事件相比,750 kV HBM ESD的电压的峰值电流为500 mA,持续时间为500 ns。因此,在4 kV EFT事件期间,能量被传输至下游器件的引脚上,该能量少于750 kV HBM ESD事件下的能量。

“图8.
图8. 单次脉冲的EFT电流。

浪涌保护

图9中是将4 kV浪涌瞬变施加到保护电路输入节点上时的测量结果。如前所述,源电压可能增大并超过TVS击穿电压,一直达到最大箝位电压。该电路中的过压保护开关的反应时间约为500 ns,并且在这前500 ns的时间内,器件漏极上的电压被箝位于比电源电压高0.7 V的水平。在此期间以及约500 ns后,流至下游器件的峰值电流仅为608 mA,开关关闭并使下游电路与故障隔离。同样,这里的能量少于1 kV HBM ESD事件期间传输的能量。

“图9.
图9. 浪涌事件期间OVP工作原理。

结论

本文描述了如何依据IEC 61000-4-2、IEC 61000-4-4和IEC 61000-4-5标准的规定,对集成电路模拟输入和输出进行高压瞬变保护。

本文说明了如何设计系统输入输出保护电路,同时为用户带来如下好处:

  • 简化保护设计
  • 加速产品上市
  • 提高保护电路性能,减少分立元件数量
  • 减小信号路径中的串联电阻阻值
  • 由于TVS设计窗口很宽,TVS选择更方便
  • 达到下列标准的系统-级保护
    • IEC 61000-4-2 16 kV空气放电
    • IEC 61000-4-2 8 kV接触放电
    • IEC 61000-4-4 4 kV
    • IEC 61000-4-5 4 kV
  • 交流和持续直流过压保护高达±55 V
  • 掉电保护可达±55V

作者

David Forde

David Forde 于2006年毕业于卡罗理工学院,获集成电路设计专业理学学士学位,毕业后即加盟ADI公司,任布局工程师。2011年,他毕业于利默里克大学,获VLSI系统专业工程硕士学位;2015年,他加盟仪器仪表与精密技术事业部,任应用工程师,为模拟开关和多路复用产品系列提供支持。

本文转载自:亚德诺半导体
转载地址:http://www.analog.com/cn/analog-dialogue/articles/solving-iec-system-pro...
声明:本文为转载文章,转载此文目的在于传递更多信息,版权归原作者所有,如涉及侵权,请联系小编邮箱:cathy@eetrend.com 进行处理。

围观 7

来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤,例如穿透元器件内部薄的绝缘层;损毁MOSFET和CMOS元器件的栅极;CMOS器件中的触发器锁死;短路反偏的PN结;短路正向偏置的PN结;熔化有源器件内部的焊接线或铝线。为了消除静电释放(ESD)对电子设备的干扰和破坏,需要采取多种技术手段进行防范。

在PCB板的设计当中,可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中,通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线,能够很好地防范ESD。以下是一些常见的防范措施。
  
*尽可能使用多层PCB,相对于双面PCB而言,地平面和电源平面,以及排列紧密的信号线-地线间距能够减小共模阻抗和感性耦合,使之达到双面PCB的1/10到1/100。尽量地将每一个信号层都紧靠一个电源层或地线层。对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB,可以考虑使用内层线。
  
*对于双面PCB来说,要采用紧密交织的电源和地栅格。电源线紧靠地线,在垂直和水平线或填充区之间,要尽可能多地连接。一面的栅格尺寸小于等于60mm,如果可能,栅格尺寸应小于13mm。
  
*确保每一个电路尽可能紧凑。
  
*尽可能将所有连接器都放在一边。
  
*在每一层的机箱地和电路地之间,要设置相同的“隔离区”;如果可能,保持间隔距离为0.64mm。
  
*PCB装配时,不要在顶层或者底层的焊盘上涂覆任何焊料。使用具有内嵌垫圈的螺钉来实现PCB与金属机箱/屏蔽层或接地面上支架的紧密接触。
  
*如果可能,将电源线从卡的中央引入,并远离容易直接遭受ESD影响的区域。
  
*在引向机箱外的连接器(容易直接被ESD击中)下方的所有PCB层上,要放置宽的机箱地或者多边形填充地,并每隔大约13mm的距离用过孔将它们连接在一起。
  
*在卡的边缘上放置安装孔,安装孔周围用无阻焊剂的顶层和底层焊盘连接到机箱地上。
  
*在卡的顶层和底层靠近安装孔的位置,每隔100mm沿机箱地线将机箱地和电路地用1.27mm宽的线连接在一起。与这些连接点的相邻处,在机箱地和电路地之间放置用于安装的焊盘或安装孔。这些地线连接可以用刀片划开,以保持开路,或用磁珠/高频电容的跳接。
  
*如果电路板不会放入金属机箱或者屏蔽装置中,在电路板的顶层和底层机箱地线上不能涂阻焊剂,这样它们可以作为ESD电弧的放电极。
  
*要以下列方式在电路周围设置一个环形地:
  
(1)除边缘连接器以及机箱地以外,在整个外围四周放上环形地通路。
  
(2)确保所有层的环形地宽度大于2.5mm。
  
(3)每隔13mm用过孔将环形地连接起来。
  
(4)将环形地与多层电路的公共地连接到一起。
  
(5)对安装在金属机箱或者屏蔽装置里的双面板来说,应该将环形地与电路公共地连接起来。不屏蔽的双面电路则应该将环形地连接到机箱地,环形地上不能涂阻焊剂,以便该环形地可以充当ESD的放电棒,在环形地(所有层)上的某个位置处至少放置一个0.5mm宽的间隙,这样可以避免形成一个大的环路。信号布线离环形地的距离不能小于0.5mm。
  
*在能被ESD直接击中的区域,每一个信号线附近都要布一条地线。
  
*I/O电路要尽可能靠近对应的连接器。
  
*对易受ESD影响的电路,应该放在靠近电路中心的区域,这样其他电路可以为它们提供一定的屏蔽作用。
  
*通常在接收端放置瞬态保护器。用短而粗的线(长度小于5倍宽度,最好小于3倍宽度)连接到机箱地。从连接器出来的信号线和地线要直接接到瞬态保护器,然后才能接电路的其他部分。
  
*通常在接收端放置串联的电阻和磁珠,而对那些易被ESD击中的电缆驱动器,也可以考虑在驱动端放置串联的电阻或磁珠。
  
*在连接器处或者离接收电路25mm的范围内,要放置滤波电容。
  
(1)用短而粗的线连接到机箱地或者接收电路地(长度小于5倍宽度,最好小于3倍宽度)。
  
(2)信号线和地线先连接到电容再连接到接收电路。
  
*要确保信号线尽可能短。
  
*信号线的长度大于300mm时,一定要平行布一条地线。
  
*确保信号线和相应回路之间的环路面积尽可能小。对于长信号线每隔几厘米便要调换信号线和地线的位置来减小环路面积。
  
*从网络的中心位置驱动信号进入多个接收电路。
  
*在可能的情况下,要用地填充未使用的区域,每隔60mm距离将所有层的填充地连接起来。
  
*确保电源和地之间的环路面积尽可能小,在靠近集成电路芯片每一个电源管脚的地方放置一个高频电容。
  
*在距离每一个连接器80mm范围以内放置一个高频旁路电容。
  
*复位线、中断信号线或者边沿触发信号线不能布置在靠近PCB边沿的地方。
  
*确保在任意大的地填充区(大约大于25mm×6mm)的两个相反端点位置处要与地连接。
  
*电源或地平面上开口长度超过8mm时,要用窄的线将开口的两侧连接起来。
  
*将安装孔同电路公地连接在一起,或者将它们隔离开来。
  
(1)金属支架必须和金属屏蔽装置或者机箱一起使用时,要采用一个零欧姆电阻实现连接。
  
(2)确定安装孔大小来实现金属或者塑料支架的可靠安装,在安装孔顶层和底层上要采用大焊盘,底层焊盘上不能采用阻焊剂,并确保底层焊盘不采用波峰焊工艺进行焊接。
  
*不能将受保护的信号线和不受保护的信号线并行排列。
  
*要特别注意复位、中断和控制信号线的布线。
  
(1)要采用高频滤波。
  
(2)远离输入和输出电路。
  
(3)远离电路板边缘。
  
*PCB要插入机箱内,不要安装在开口位置或者内部接缝处。
  
*要注意磁珠下、焊盘之间和可能接触到磁珠的信号线的布线。有些磁珠导电性能相当好,可能会产生意想不到的导电路径。
  
*如果一个机箱或者主板要内装几个电路板,应该将对静电最敏感的电路板放在最中间。

本文转载自: OFweek电子工程网
转载地址:http://ee.ofweek.com/2016-12/ART-11000-2813-30074783.html
声明:本文为转载文章,转载此文目的在于传递更多信息,版权归原作者所有,如涉及侵权,请联系小编进行处理。

围观 21

引言

如今的电源市场,拼体积、拼价格、拼性能,如何做到这3点就需要一个经验丰富的Layout工程师。

1、静电打坏IC

1、VCC电容跟VCC脚越近越好。如下图VCC电容与IC脚太远,静电和耐压都会打坏IC,当然这还要看芯片的抗ESD能力。

“”

2、单点接地,静电和耐压的回路是一样的,首先我们搞清楚它的回路基本就清晰了,主要2个部分,Y电容,变压器初次级寄生电容。所以这2个器件的地在允许的情况下尽量单点接地,防止打坏IC。

“”

3、下面这个最郁闷了,10KV空气没事,15KV挂了,直接炸机,最后调到怕了。后来拉窗帘关灯在下图红色部分,Y电容的地一个欢快的小火花颠到了MOS,也就是说15KV要更远的距离,后来把开槽又拉了一部分装绝缘片隔离OK了。

“”

4、放电针,不要小看了一个小小的放电针,关键的时候大作用,我有实际看过,如下图在一个黑暗的房间内,打15KV静电,两端放电拉弧产生一个火花消耗掉。要注意安规距离哦。

“”

2.Layout对温度的影响。

一个画板经验丰富的工程师和一个比较业余的做出来的温度相差10-20度你信吗,我信了。

1、肖特基温度高,这么办换封装加电流改匝比换品牌,其实Layout也是可以解决的,把肖特基阳极接到母座上,利用母座散热肖特基温度可以下来10度作用。

“”

2、接着上面那附图,肖特基温度下来了,母座有所提高,变压器和MOS靠母座太近,也可以理解为功率器件之间距离太近,大家知道变压器MOS肖特基啊这些功率器件,在越恶化的环境中性能越差导致温度更高。如下图2者分开和靠近,肖特基和内置MOS的IC 温度相差7度。

“”

3、利用一切可利用的散热,经常听到某IC,FAE说我们这颗IC温度100度自己实际做出来120度,这就看画板了。车充,开窗,加厚铜箔,利用负极弹片把热导出。 原本125度,上面3点加进去降低20度你信嘛我信了。Q2同步整流,开窗直接接到负极弹片,Q1开关管,U1IC原理Q1Q2。同步2OZ。

“”

130度的图也上一下。这个板 Q1 125度 Q2 134度 IC 120度 电感120度。

“”

3.如何设计更小的纹波

纹波大家都知道影响这一点的就是减小电容的ESR,加大容量,加差模电感减小纹波电流组成π滤波。上面说到,降低成本,办法总比问题多,先检查板子。,先看下面这个板子,CN1纹波90mV,CN2纹波150mV。仔细看下面蓝色线勾勒出来的地方环路面积太大,把CE3放在2个USB的中间,纹波都降到100mV,实际有困难的话,可以在CN2端再加一个小电容。

“”

不要超捷径要按顺序走,看下图,电流的方向直接忽略的电容的地,纹波近300mV,我们试着把变压器的地接到C4地。再看电流的走向一个完整的回路,纹波降到73mV。

“”

在必须加π滤波的时候也要注意。差模电感前面的电容要大于或者等于或者的容量,否则容易引起震荡。

“”

整流肖特基要靠近滤波电容否则也容易产生震荡,有碰到一次严重的高压炸机。就是下面这幅图曾经把我炸的心力憔悴。

“”

4.布局时应考虑EMI因数

EMI 日常中我们调试无非就是吸收,加共模,X电容,变压器屏蔽。其实画板也可以解决很多问题。

1、 MOS与变压器太近。传导NG,这很容易分辨,平均值很多地方超峰峰值也很多地方超。把MOS和LN 拉开距离基本就解决。

“”

2、变压器和LN太近。同样 传导NG,峰峰值平均值很多地方超,往往基于结构的弊端没有办法而为之。是的变压器加屏蔽可以解决,可以试着把变压器反馈和次级反着绕。一般也能解决这一成本就省下来了。

“”

3、Y电容的接点。如下图Y电容的地直接接大电容的地还是变压器的地2种效果或者输出的低还是正,这个没有硬指标完全看实际效果,在很多时候还是很明显的效果,这里聊一下Y电容最好还是加充电器最好还是加上可以减少纹波噪声,减少手机干扰,适配器的话就看情况了,比如机顶盒加了反而会有干扰。

“”

4、车充 比较明显的一点就是,续流二极管的阳极接输入点解的地效果还是很明显的。

“”

不要去用母座作为走线,阻抗大影响效率,有做过实验影响0.5个点。

“”

海拔5000m,目前我们做认证就是CCC碰到过着这个要求,主要区别就是空气爬电,初次级都要满足6.4mm

“”

线要跟半边距离大于0.8mm,给大家看一张图,几乎贴板了,实物成这样了只有0.4造成过电流能力不足。

“”

“”

“”

最短距离8.5左右,当时的绝缘片只包到MOS,G极。

本文转载自:电源研发精英圈
转载地址:https://mp.weixin.qq.com/s/kik2IMgyVqeSOyX8AbB_1A
声明:本文为转载文章,转载此文目的在于传递更多信息,版权归原作者所有,如涉及侵权,请联系小编进行处理。

围观 59

静电放电会给电子器件带来破坏性的后果,它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展,CMOS电路的特征尺寸不断缩小,管子的栅氧厚度越来越薄,芯片的面积规模越来越大,MOS管能承受的电流和电压也越来越小,而外围的使用环境并未改变,因此要进一步优化电路的抗ESD性能,如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。

“”

ESD保护原理

ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害,保证在任意两芯片引脚之间发生的ESD,都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流,还要能箝位工作电路的电压,防止工作电路由于电压过载而受损。在电路正常工作时,抗静电结构是不工作的,这使ESD保护电路还需要有很好的工作稳定性,能在ESD发生时快速响应,在保护电路的同时,抗静电结构自身不能被损坏,抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内,并防止抗静电结构发生闩锁。

CMOS电路ESD保护结构的设计

大部分的ESD电流来自电路外部,因此ESD保护电路一般设计在PAD旁,I/O电路内部。典型的I/O电路由输出驱动和输入接收器两部分组成。ESD通过PAD导入芯片内部,因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD低阻旁路,将ESD电流引入电压线,再由电压线分布到芯片各个管脚,降低ESD的影响。具体到I/O电路,就是与PAD相连的输出驱动和输入接收器,必须保证在ESD发生时,形成与保护电路并行的低阻通路,旁路ESD电流,且能立即有效地箝位保护电路电压。而在这两部分正常工作时,不影响电路的正常工作。常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。由于MOS管与CMOS工艺兼容性好,因此常采用MOS管构造保护电路。

CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管,这个寄生的晶体管开启时能吸收大量的电流。利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路,其中最典型的器件结构就是栅极接地NMOS(GGNMOS,GateGroundedNMOS)。

在正常工作情况下,NMOS横向晶体管不会导通。当ESD发生时,漏极和衬底的耗尽区将发生雪崩,并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收,其余的流过衬底。由于衬底电阻Rsub的存在,使衬底电压提高。当衬底和源之间的PN结正偏时,电子就从源发射进入衬底。这些电子在源漏之间电场的作用下,被加速,产生电子、空穴的碰撞电离,从而形成更多的电子空穴对,使流过n-p-n晶体管的电流不断增加,最终使NMOS晶体管发生二次击穿,此时的击穿不再可逆,则NMOS管损坏。

为了进一步降低输出驱动上NMOS在ESD时两端的电压,可在ESD保护器件与GGNMOS之间 加一个电阻。这个电阻不能影响工作信号,因此不能太大。画版图时通常采用多晶硅(poly)电阻。

只采用一级ESD保护,在大ESD电流时,电路内部的管子还是有可能被击穿。GGNMOS导通,由于ESD电流很大,衬底和金属连线上的电阻都不能忽略,此时GGNMOS并不能箝位住输入接收端栅电压,因为让输入接收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR压降。为避免这种情况,可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护,用它来箝位输入接收端栅电压,如图1所示。

在画版图时,必须注意将二级ESD保护电路紧靠输入接收端,以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。为了在较小的面积内画出大尺寸的NMOS管子,在版图中常把它画成手指型,画版图时应严格遵循I/OESD的设计规则。

如果PAD仅作为输出,保护电阻和栅短接地的NMOS就不需要了,其输出级大尺寸的PMOS和NMOS器件本身便可充当ESD防护器件来用,一般输出级都有双保护环,这样可以防止发生闩锁。

在全芯片的ESD结构设计时,注意遵循以下原则:

(1)、外围VDD、VSS走线尽可能宽,减小走线上的电阻;

(2)、设计一种VDD-VSS之间的电压箝位结构,且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道。对于面积较大的电路,最好在芯片的四周各放置一个这样的结构,若有可能,在芯片外围放置多个VDD、VSS的PAD,也可以增强整体电路的抗ESD能力;

(3)、外围保护结构的电源及地的走线尽量与内部走线分开,外围ESD保护结构尽量做到均匀设计,避免版图设计上出现ESD薄弱环节;

(4)、ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计,还需要考虑工艺的容差,使电路设计达到最优化;

(5)、在实际设计的一些电路中,有时没有直接的VDD-VSS电压箝位保护结构,此时,VDD-VSS之间的电压箝位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增加阱与衬底的接触,且N+P+的间距一致。若有空间,则最好在VDD、VSS的PAD旁边及四周增加VDD-VSS电压箝位保护结构,这样不仅增强了VDD-VSS模式下的抗ESD能力,也增强了I/O-I/O模式下的抗ESD能力。

一般只要有了上述的大致原则,在与芯片面积折中的考虑下,一般亚微米CMOS电路的抗ESD电压可达到2500V以上,已经可以满足商用民品电路设计的ESD可靠性要求。

对于深亚微米超大规模CMOSIC的ESD结构设计,常规的ESD保护结构通常不再使用了,通常大多是深亚微米工艺的Foundry生产线都有自己外围标准的ESD结构提供,有严格标准的ESD结构设计规则等,设计师只需调用其结构就可以了,这可使芯片设计师把更多精力放在电路本身的功能、性能等方面的设计。

结束语

ESD保护设计随着CMOS工艺水平的提高而越来越困难,ESD保护已经不单是输入脚或输出脚的ESD保护设计问题,而是全芯片的静电防护问题。芯片里每一个I/O电路中都需要建立相应的ESD保护电路,此外还要从整个芯片全盘考虑,采用整片(whole-chip)防护结构是一个好的选择,也能节省I/OPAD上ESD元件的面积。

来源:电子工程基础

围观 14

静电是人们非常熟悉的一种自然现象。静电的许多功能已经应用到军工或民用产品中,如静电除尘、静电喷涂、静电分离、静电复印等。然而,静电放电ESD(Electro-Static Discharge)却又成为电子产品和设备的一种危害,造成电子产品和设备的功能紊乱甚至部件损坏。

下面谈一谈静电相关问题,在Part1文末部分介绍了一种终极大招,来解决数码产品ESD静电问题,在Part2部分,例举了PCB设计过程中抗ESD问题,作了详细剖析。

Part 1 ESD静电基本问题

现代半导体器件的规模越来越大,工作电压越来越低,导致了半导体器件对外界电磁骚扰敏感程度也大大提高。ESD对于电路引起的干扰、对元器件、CMOS电路及接口电路造成的破坏等问题越来越引起人们的重视。电子设备的ESD也开始作为电磁兼容性测试的一项重要内容写入国家标准和国际标准。

1.静电成因及其危害

静电是两种介电系数不同的物质磨擦时,正负极性的电荷分别积累在两个特体上而形成。当两个物体接触时,其中一个趋从于另一个吸引电子,因而二者会形成不同的充电电位。就人体而言,衣服与皮肤之间的磨擦发生的静电是人体带电的主要因之一。

静电源与其它物体接触时,依据电荷中和的机理存在着电荷流动,传送足够的电量以抵消电压。在高速电量的传送过程中,将产生潜在的破坏电压、电流以及电磁场,严重时将其中物体击毁,这就是静电放电。

A.接触分离起电

任何两个不同物材质地物体接触后再分离即可产生静电,当两个不同物体相互接触时就会产使得一个物体失去一些电荷如电子转移到另一个物体使其带正电.而另一个物体得到一些剩余电子的物体而带负电.若在分离的过程中电荷难以中和,电荷就会积累使物体带上静电,所以物体与其它物体接触后分离就会带上静电.

B.摩擦起电

实质上摩擦起电是一种接触又分离的造成正负电荷不平衡的过程.摩擦是一个不断接触与分离的过程.因此摩擦起电实质上是接触分离起电,而产生静电的最普通方法,就是摩擦生电.材料的绝缘性越好,越容易是使用摩擦起电.

摩擦起电是一个机械过程,依靠相对表面移动传送电量.传送的电量取决于接触的次数.表面粗糙度湿度,接触压力,摩擦特性以及相对运动速度.一个人或一辆车所能带来的电量的电压值大程度上由它们的电容决定.

C.感应起电

针对导体材料而言,因电子能在它的表面自由流动,如将其置于一电场中,由于同性相斥,异性相吸,正负离子就会转移.

D.传导起电

针对导电材料而言,因电子能在它的表面移动,如带电物体接触,将会发生电荷转移.

国家标准中定义:静电放电是具有不同静电电位的特体互相靠近或直接接触引起的电荷转移,一般用ESD表示。ESD会导致电子设备严重损坏或操作失常。

静电对器件造成的损坏有显性和隐性两种。隐性损坏在当时看不出来,但器件变得更脆弱,在过压、高温等条件下极易损坏。

ESD两种主要的破坏机制是:由ESD电流产生热量导致设备的热失效;由ESD感应出过高电压导致绝缘击穿。两种破坏可能在一个设备中同时发生,例如,绝缘击穿可能激发大的电流,这又进一步导致热失效。 除容易造成电路损害外,静电放电也极易对电子电路造成干扰。静电放电对电子电路的干扰有二种方式。一种是传导干扰,另一种是辐射干扰。

2.数码产品的构造及其ESD问题

现在各类数码产品的功能越来越强大,而电路板却越来越小,集成度越来越高。并都或多或少的装有部分接口用于人机交互,这样就存在着人体静电放电的ESD问题。一般数码产品中需要进行ESD防护的部位有:USB接口、HDMI接口、IEEE1394接口、天线接口、VGA接口、DVI接口、按键电路、SIM卡、耳机及其他各类数据传输接口.

ESD可能会造成产品工作异常、死机,甚至损坏并引发其他的安全问题。所以在产品上市之前,国内或国外检测部门都要求进行ESD和其它浪涌冲击的测试。其中接触放电需要达到±8kV,空气放电需要达到±15kV,这就对ESD的设计提出了较高的要求。

3.数码产品中ESD问题解决与防护

3.1 产品的结构设计

如果将释放的静电看成是洪水的话,那么主要的解决方法与治水类似,就是“堵”和“疏”。如果我们设计的产品有一个理想的壳体是密不透风的,静电也就无从而入,当然不会有静电问题了。但实际的壳体在合盖处常有缝隙,而且许多还有金属的装饰片,所以一定要加以注意。

其一,用“堵”的方法。尽量增加壳体的厚离,即增加外壳到电路板之间的距离,或者通过一些等效方法增加壳体气隙的距离,这样可以避免或者大大减少ESD的能量强度。

通过结构的改进,可以增大外壳到内部电路之间气隙的距离从而使ESD的能量大大减弱。根据经验,8kV的ESD在经过4mm的距离后能量一般衰减为零。

其二,用“疏”的方法,可以用EMI油漆喷涂在壳体的内侧。EMI油漆是导电的,可以看成是一个金属的屏蔽层,这样可以将静电导在壳体上;再将壳体与PCB(Printed Circuit Board)的地连接,将静电从地导走。这样处理的方法除了可以防止静电,还能有效抑制EMI的干扰。如果有足够的空间,还可以用一个金属屏蔽罩将其中的电路保护起来,金属屏蔽罩再连接PCB的GND。

总之,ESD设计壳体上需要注意很多地方,首先是尽量不让ESD进入壳体内部,最大限度地减弱其进入壳体的能量。对于进入壳体内部的ESD尽量将其从GND导走,不要让其危害电路的其它部分。壳体上的金属装饰物使用时一定要小心,因为很可能带来意想不到的结果,需要特别注意。

3.2 产品的PCB设计

现在产品的PCB(Printed Circuit Board)都是高密度板,通常为4层板。随着密度的增加,趋势是使用6层板,其设计一直都需要考虑性能与面积的平衡。一方面,越大的空间可以有更多的空间摆放元器件,同时,走线的线宽和线距越宽,对于EMI、音频、ESD等各方面性能都有好处。另一方面,数码产品设计的小巧又是趋势与需要。所以,设计时需要找到平衡点。就ESD问题而言,设计上需要注意的地方很多,尤其是关于GND布线的设计以及线距,很有讲究。有些产品中ESD存在很大的问题,一直找不到原因,通过反复研究与实验,发现是PCB设计中的出现的问题。为此,这里总结了PCB设计中应该注意的要点:

(1)PCB板边(包括通孔Via边界)与其它布线之间的距离应大于0.3mm;

(2)PCB的板边最好全部用GND走线包围;

(3)GND与其它布线之间的距离保持在0.2mm~0.3mm;

(4)Vbat与其它布线之间的距离保持在0.2mm~0.3mm;

(5)重要的线如Reset、Clock等与其它布线之间的距离应大于0.3mm;

(6)大功率的线与其它布线之间的距离保持在0.2mm~0.3mm;

(7)不同层的GND之间应有尽可能多的通孔(VIa)相连;

(8)在最后的铺地时应尽量避免尖角,有尖角应尽量使其平滑。

3.3 产品的电路设计

在壳体和PCB的设计中,对ESD问题加以注意之后,ESD还会不可避免地进入到产品的内部电路中,尤其是以下一些端口:USB接口、HDMI接口、IEEE1394接口、天线接口、VGA接口、DVI接口、按键电路、SIM卡、耳机及其他各类数据传输接口,这些端口很可能将人体的静电引入内部电路中。所以,需要在这些端口中使用ESD防护器件。

以往主要使用的静电防护器件是压敏电阻和TVS器件,但这些器件普遍的缺点是响应速度太慢,放电电压不够精确,极间电容大,寿命短,电性能会因多次使用而变差。所以目前行业中普遍使用专业的“静电抑制器”来取代以往的静电防护器件 。“静电抑制器”是专业解决静电问题的产品,其内部构造和工作原理比其他产品更具科学性和专业性。它由Polymer高分子材料制成,内部菱形分子以规则离散状排列,当静电电压超过该器件的触发电压时,内部分子迅速产生尖端对尖端的放电,将静电在瞬间泄放到地。它最大特点是反应速度快(0.5ns~1ns)、非常低的极间电容(0.05pf~3pf),很小的漏电流(1μA),非常适合各种接口的防护。

因为静电抑制器具有体积小、无极性、反应速度快等诸多优点,现在的设计中使用静电抑制器作为防护器件的比例越来越多,在使用时应注意以下几点:

1、将该器件尽量放置在需要保护的端口附近;

2、到GND的连线尽可能短;

3、所接GND的面积尽可能大。

ESD 的问题是众多重要问题之一。在不同的电子设备中有不同的方式来避免对电路的危害。由于现在的数码产品体积小、密度大,在 ESD 的防护上有独到的特点。通过大量的静电测试实验证明,采用本文的设计方法处理,将一个原本± 2kV 放电就会死机的产品加以保护和改进,在± 8kV 的静电放电情况下依然可以稳定工作,起到了很好的静电防护效果。随着电子设备使用的日益广泛, ESD 设计是每一个结构设计工程师和电子设计工程师需要重点关心的问题,通过不断总结与学习, ESD 问题将不再是一个难题!

Part 2 浅谈设计PCB时抗ESD的方法

在PCB板的设计当中,可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中,通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线,能够很好地防范ESD。以下是一些常见的防范措施。

尽可能使用多层PCB,相对于双面PCB而言,地平面和电源平面,以及排列紧密的信号线-地线间距能够减小共模阻抗和感性耦合,使之达到双面PCB的 1/10到1/100。尽量地将每一个信号层都紧靠一个电源层或地线层。对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB,可以考虑使用内层线。

对于双面PCB来说,要采用紧密交织的电源和地栅格。电源线紧靠地线,在垂直和水平线或填充区之间,要尽可能多地连接。一面的栅格尺寸小于等于60mm,如果可能,栅格尺寸应小于13mm。

确保每一个电路尽可能紧凑。

尽可能将所有连接器都放在一边。

如果可能,将电源线从卡的中央引入,并远离容易直接遭受ESD影响的区域。

在引向机箱外的连接器(容易直接被ESD击中)下方的所有PCB层上,要放置宽的机箱地或者多边形填充地,并每隔大约13mm的距离用过孔将它们连接在一起。

在卡的边缘上放置安装孔,安装孔周围用无阻焊剂的顶层和底层焊盘连接到机箱地上。

PCB装配时,不要在顶层或者底层的焊盘上涂覆任何焊料。使用具有内嵌垫圈的螺钉来实现PCB与金属机箱/屏蔽层或接地面上支架的紧密接触。

在每一层的机箱地和电路地之间,要设置相同的“隔离区”;如果可能,保持间隔距离为0.64mm。

在卡的顶层和底层靠近安装孔的位置,每隔100mm沿机箱地线将机箱地和电路地用1.27mm宽的线连接在一起。与这些连接点的相邻处,在机箱地和电路地之间放置用于安装的焊盘或安装孔。这些地线连接可以用刀片划开,以保持开路,或用磁珠/高频电容的跳接。

如果电路板不会放入金属机箱或者屏蔽装置中,在电路板的顶层和底层机箱地线上不能涂阻焊剂,这样它们可以作为ESD电弧的放电极。

要以下列方式在电路周围设置一个环形地:

(1)除边缘连接器以及机箱地以外,在整个外围四周放上环形地通路。

(2)确保所有层的环形地宽度大于2.5mm。

(3)每隔13mm用过孔将环形地连接起来。

(4)将环形地与多层电路的公共地连接到一起。

(5)对安装在金属机箱或者屏蔽装置里的双面板来说,应该将环形地与电路公共地连接起来。不屏蔽的双面电路则应该将环形地连接到机箱地,环形地上不能涂阻焊剂,以便该环形地可以充当ESD的放电棒,在环形地(所有层)上的某个位置处至少放置一个0.5mm宽的间隙,这样可以避免形成一个大的环路。信号布线离环形地的距离不能小于0.5mm。

在能被ESD直接击中的区域,每一个信号线附近都要布一条地线。

I/O电路要尽可能靠近对应的连接器。

对易受ESD影响的电路,应该放在靠近电路中心的区域,这样其他电路可以为它们提供一定的屏蔽作用。

通常在接收端放置串联的电阻和磁珠,而对那些易被ESD击中的电缆驱动器,也可以考虑在驱动端放置串联的电阻或磁珠。

通常在接收端放置瞬态保护器。用短而粗的线(长度小于5倍宽度,最好小于3倍宽度)连接到机箱地。从连接器出来的信号线和地线要直接接到瞬态保护器,然后才能接电路的其他部分。

在连接器处或者离接收电路25mm的范围内,要放置滤波电容。

(1)用短而粗的线连接到机箱地或者接收电路地(长度小于5倍宽度,最好小于3倍宽度)。

(2)信号线和地线先连接到电容再连接到接收电路。

要确保信号线尽可能短。
信号线的长度大于300mm时,一定要平行布一条地线。
确保信号线和相应回路之间的环路面积尽可能小。对于长信号线每隔几厘米便要调换信号线和地线的位置来减小环路面积。
从网络的中心位置驱动信号进入多个接收电路。

确保电源和地之间的环路面积尽可能小,在靠近集成电路芯片每一个电源管脚的地方放置一个高频电容。
在距离每一个连接器80mm范围以内放置一个高频旁路电容。

在可能的情况下,要用地填充未使用的区域,每隔60mm距离将所有层的填充地连接起来。

确保在任意大的地填充区(大约大于25mm×6mm)的两个相反端点位置处要与地连接。

电源或地平面上开口长度超过8mm时,要用窄的线将开口的两侧连接起来。

复位线、中断信号线或者边沿触发信号线不能布置在靠近PCB边沿的地方。

将安装孔同电路公地连接在一起,或者将它们隔离开来。

(1)金属支架必须和金属屏蔽装置或者机箱一起使用时,要采用一个零欧姆电阻实现连接。

(2)确定安装孔大小来实现金属或者塑料支架的可靠安装,在安装孔顶层和底层上要采用大焊盘,底层焊盘上不能采用阻焊剂,并确保底层焊盘不采用波峰焊工艺进行焊接。

不能将受保护的信号线和不受保护的信号线并行排列。

要特别注意复位、中断和控制信号线的布线。

(1)要采用高频滤波。

(2)远离输入和输出电路。

(3)远离电路板边缘。

PCB要插入机箱内,不要安装在开口位置或者内部接缝处。

要注意磁珠下、焊盘之间和可能接触到磁珠的信号线的布线。有些磁珠导电性能相当好,可能会产生意想不到的导电路径。

如果一个机箱或者主板要内装几个电路板,应该将对静电最敏感的电路板放在最中间。

来源:网络整理

围观 47

电容式触摸感应检测按键电路是一类对静电特别敏感的电路,因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力,另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多,基于此要求,介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局,着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明,经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。

电容式触摸感应检测按键电路是近年来行业内较高的集成电路产品,这类电路通常设有一路或者多路高灵敏度的感应输入端,实际应用时通过人体手指靠近芯片检测电荷的移动,产生额外电容而改变频率或占空比,从而判断人体手指触摸动作,实现按键功能。众所周知人体是最大的静电携带者,因此在人体手指靠近芯片时会有大量静电向芯片传送,将产生潜在的破坏电压、电流以及电磁场,从而将芯片击毁,这就是静电保护(electronic staticdischarge,ESD)问题。ESD是金属-氧化物-半导体(metal-oxide-semiconductor,MOS)集成电路中最重要的可靠性问题之一,尤其是针对本文所讨论的电容式触摸感应检测按键电路。为了保证高可靠性,这类电路的ESD保护能力通常要求达到8000 V,甚至要达到10 000 V,因此必须通过在电路中加入有效的ESD保护结构才能满足设计要求。此外,这种保护结构又不能占用太多的芯片面积,否则将明显增加芯片成本,从而限制芯片的推广应用。因此如何选择合适的ESD保护结构,既能保护这一类触摸感应按键检测电路,又不至于太多增加芯片成本是这类电路设计中至关重要的问题。

本文介绍了3种应用于笔者所开发的电容式触摸感应检测按键电路中的ESD保护结构。这3种保护结构在传统ESD结构基础上结合电容式触摸感应检测按键电路的具体特点进行全面改进,以达到保护电路且尽量少地增加芯片面积的要求。这些结构也适用于其他类似的电路,希望能够给广大从事集成电路设计的工程师在考虑ESD问题时提供一些参考设计。

1、3种ESD保护结构

1.1、二极管加电阻ESD保护结构

图1(a)是MOS集成电路中最常见的一种ESD保护结构。需要在电路的每一个压焊点都插入该结构,保护图中的Mp和Mn两个MOS管。这种结构包括与压焊点直接相连的栅极和源极短接的PMOS管Mp以及栅极和源极短接的NMOS管Mn.其中Mp和Mn这两个管子可以等效成两个二极管D1和D2.实际应用时在压焊点上会引入较大的静电,根据晶体管原理,这个较大的静电会引起Mp和Mn两个管子被雪崩击穿。通过插入图1(a)中的ESD保护结构,在这个大静电还没有到达Mp和Mn之前首先引起两个二极管D1和D2反向击穿,形成到电源和地的电流通路,把大电流泄放掉;另外电阻R起限流作用。这两个措施就起到了保护Mp和Mn的作用。这种ESD保护结构的ESD保护能力通常在2000~3000V.为了进一步提高ESD保护能力,在电容式触摸感应检测按键电路中对这种结构进行改进,如图1(b)所示。图1(b)显示了一种针对NMOS管的三级二极管加电阻网络的ESD保护结构,针对PMOS管的保护结构与此类似。每一级的原理与图1(a)类似,但这种结构能够利用三级电阻和二极管网络的限流和分压作用提供多个泄放通路,从而逐级泄放大电流,提高ESD保护能力。以图1(b)中的MOS管Mn为例来说明这种改进的ESD保护结构的电路结构参数应该如何选择。Mn的栅击穿电压是12.5V,按照ESD保护原理,经过多级限流电阻之后落在Mn栅极的电压须小于这个管子的栅击穿电压,保护电路才能起到保护作用,通过计算,采用三级二极管加电阻网络结构可以达到保护Mn的目的,其中每一级限流电阻值为100Ω,而D1,D2和D3 3个二极管也可以采用图1(a)中所示的栅极和源极短接的MOS管。

“”
图1二极管加电阻ESD保护结构

1.2、可控硅整流器的ESD保护结构

图2(a)是可控硅整流器(silicon controlledrectifiers,SCR)ESD保护结构的纵向剖面图,图2(b)是这种结构的等效电路图。

图2(b)中Mp是一个栅极和源极短接的PMOS管,起到ESD保护作用;Q1是一个pnp型三极管,其发射区是由n阱内的p+扩散区构成,n阱是它的基区,p衬底作为集电区;另一个Q2是npn型三极管,阱外的n+是其发射区,p衬底是它的基区,n阱是集电区。以上两个管子组成一个称之为可控硅整流器的4层半导体器件。这4层依次是p+扩散区、n阱、p衬底和n+扩散区,此种pnpn结构内有npn和pnp之间的正反馈,提供了良好的ESD泄放通路,具有非常明显的ESD保护性能。因此在芯片的每一个压焊点上都插入这样一个结构,就能在最小的布局面积下提供最高的ESD防护能力。图2(b)中R1是n阱接触电阻,R2是p衬底接触电阻。

据半导体器件原理,上述的4层结构作为ESD保护器件来说,其起始导通电压等效于MOS工艺下n阱与p衬底之间的击穿电压。由于n阱具有较低的掺杂浓度,这是由半导体工艺所决定的,因此其与p衬底之间的击穿电压高达30~50V,如此高的击穿电压使SCR结构在ESD防护设计上需要再加上额外的二级保护结构,在图2(b)中已经标注出来。这是因为图2(b)中需要保护的MOS管M的栅击穿电压只有12.5V左右,而SCR要到30V以上才导通,在ESD电压尚未升到30V之前,这个SCR结构是关闭的,这时SCR器件所要保护的M管早就被ESD电压破坏了,因此必须加入二级保护结构。利用这个二级保护结构,在其被ESD破坏之前,SCR结构能够被触发导通,从而泄放ESD电流,只要SCR结构一导通,其低的保持电压便会钳制住ESD电压在很低的值,因此这个SCR结构可以有效地保护M管。但这种额外增加的二级保护结构必然会造成芯片面积的增加,导致芯片成本的上升。

“”
图2 SCR ESD保护结构纵向剖面图及其等效电路图

为解决这个问题,在电容式触摸感应检测按键电路中采用了一种改进的SCR ESD保护结构。在该结构中增加一个图2(b)虚线框中所示的薄栅氧NMOS管Q3.依据晶体管原理,击穿电压与栅氧是直接相关的。这个NMOS管以橫跨的方式在n阱与p衬底的界面上,可以使SCR结构的起始导通电压下降到10~15V,这就使SCR结构不需要额外的二级保护结构便可以有效地保护电路内部M管,从而减小了芯片面积。SCR结构的导通过程描述如下:其内嵌的薄栅NMOS管Q3发生回流击穿时,引发电流自其栅极流向p衬底,这会引起电流自n阱流向p衬底,也因而触发了SCR结构的导通。为了防止SCR结构在普通MOS管正常工作情形下会被导通,其内嵌的薄栅NMOS管Q3的栅极必须要连接到地,以保持该NMOS管关闭,如图2(b)所示。

图3显示了改进的SCR ESD保护结构的版图,包括作为ESD保护器件的Q1,Q2和宽长比为180/1的PMOS管Mp,还有就是作为ESD二级保护器件的薄栅管Q3.图中VDD是管子所接的电源端,GND是管子所接的地端。

“”
图3改进的SCR ESD保护结构版图

1.3、全芯片ESD保护结构

图4显示了一种全芯片的ESD保护电路结构。这种保护结构由ESD泄放及保护结构和常规二极管保护结构两部分组成。其中ESD泄放及保护结构由RC网络、Mp和Mn两个逻辑控制管以及ESD电流泄放管TESD等组成。这部分原理简述如下:ESD对电路的损伤主要是电路的pn逆向击穿造成的不可逆而导致电路漏电。当VDD网络上出现ESD电压时,图中Vx点的初始电压为零,由于电容的“惰性”,其两端电压不能突变,因此Mp管导通,Vg端电压将随着ESD电压上升,TESD管导通,为ESD电流提供了一条到地的泄放通路。TESD的薄栅氧决定了图中Vg点的电压不能上升太高,否则会击穿栅氧从而损坏器件。因此RC网络充电抬高Vx端电压,限制Vg升高,RC充电时间一定要能够保证ESD能泄放完才关断Mn管,一般要求在200ns左右,要求TESD管的设计能够承载大电流,因此要设计足够的栅宽长比。正常情况下,TESD管的栅压为0V,其实是关闭的,因此不影响芯片的正常工作。

“”
图4全芯片ESD保护电路结构

这种全芯片的ESD保护结构能够很好地提高电路的ESD保护能力,但当半导体工艺到深亚微米阶段,为了防止热载流子效应,都会在MOS的源漏端采用浅掺杂( lightly doped drain,LDD)结构。图4中的TESD管就采用了LDD结构。当TESD管导通泄放ESD电流时,大电流从这个管子的表面通过,这样结深很浅的浅掺杂处很容易损坏,从而限制了这种全芯片ESD保护结构的防护能力。

在电容式触摸感应检测按键电路中采用了一种改进的全芯片ESD保护结构,改进的是ESD电流泄放管TESD的连接方式,如图4所示。经过改进后,TESD管的栅接地,而Vg输出接TESD管的衬底,其余器件结构和参数保持不变。与通常的全芯片ESD保护结构相比,这种改进的全芯片ESD保护结构引入了寄生的横向npn管,如图4所示。

在这种改进的全芯片ESD结构中,当VDD网络上出现ESD电压时,会引起Vg电压变化,由于电压的存在,会引起衬底上电子的迁移而形成电流,电流流过衬底电阻后会抬高寄生npn管的基极电压,最终会触发这个npn管的导通,这时ESD电流是通过npn管在衬底上流过而不是在MOS管表面流过,TESD管并没有开启而是用其寄生的横向npn管来泄放ESD电流,而LDD结构不会受到ESD电流的损害,这样就能大幅提高这种保护电路ESD防护能力。

图5中虚线框部分是这种改进的全芯片ESD保护结构的版图,该图显示了逻辑控制管Mp,Mn和RC网络以及最重要的薄栅管TESD的位置,其中电容与其下的阱电阻组成ESD探测器。从图5可以看出,一个全芯片的ESD保护结构所占的芯片面积只比一个压焊点的面积略大,也就是说在某一个芯片中插入这种全芯片的ESD保护结构后,不会引起该芯片的面积增加太多,但可以大大提高该芯片的ESD保护能力。

“”
图5全芯片ESD保护结构的版图

2、3种ESD保护结构比较和测试结果

2.1、3种结构在不同ESD测试模式下的优劣性比较

对于芯片的每个端口,都有4种ESD的测试模式,针对±VDD和±VSS模式进行测试,分别称为所有测试脚对+VDD的PS模式,所有测试脚对-VDD的NS模式,所有测试脚对+VSS的PD模式和所有测试脚对-VSS的ND模式。如图6所示,针对其中某一个测试脚,施加正的或负的ESD电压,其余不测的端口全部悬空,只有当4种模式全部成功通过某一电压(如4000V)测试,才能认为此端口的ESD保护能力达到了4000V.

“”
图6 4种ESD测试模式

对于二极管加电阻的ESD保护结构,其中二极管通常采用栅极接地的NMOS管和栅极接电源的PMOS管来实现。采用这种ESD保护结构的电路一般对NS和PD两种测试模式的ESD能力保护比较高,而针对ND和PS两种测试模式的ESD保护能力则要差许多。这是因为在NS测试模式下某一个测试脚上接入负的ESD电压,NMOS管寄生的二极管正向导通,同理PD模式下VDD端接地,某一个测试脚上接入正ESD电压,PMOS寄生的二极管正向导通,如图1(b)所示。在ND和PS模式下,寄生二极管需要反向击穿来泄放ESD电流。对于某一特定器件所能承受的ESD能量是固定的,二极管的正向导通电压为0.7V左右,远小于其反向击穿电压,因此二极管正向导通时能承受的ESD泄放电流也远远大于其反向击穿时,即ESD电压远高于反向击穿时的ESD电压。因此ND和PS模式下ESD保护能力差是这种保护结构的缺点。

同样,可控硅整流器ESD保护结构也有同样的问题。全芯片ESD保护电路正好可以解决这个问题,从而显示出这种结构较前两种结构的优越性。原理简述如下:以PS模式为例,电源脚悬空,地脚接低电平,在没有全芯片ESD保护电路时,D1寄生二极管将反向击穿泄放ESD电流,而现在ESD电压则会通过D2充到VDD网络上,如图4所示,再通过ESD保护电路泄放到地。以上ESD泄露方式避免了D1反向击穿情况的出现,同理ND模式也可以用这种思路分析。

2.2、3种结构所占用的芯片面积以及ESD耐压测试结果比较

将以上3种结构应用到电容式触摸感应按键检测电路的设计中,芯片采用的是0.35μm MOS工艺,共有10个压焊点。3种结构所占用的芯片面积如表1所示。表中A为ESD结构所占用的芯片面积,VESD为ESD耐压测试的电压。

“”
表1 3种ESD保护结构所占用的芯片面积和实际ESD耐压测试结果

对采用3种改进的ESD保护结构的芯片进行ESD耐压测试,结果如表1所示。从表1比较结果可以看出,全芯片ESD保护结构比二极管ESD保护结构所占用的芯片面积增加了16800μm2,面积增加的比例为16%,但ESD保护能力提高了2倍多;而跟可控硅整流器ESD保护结构相比,全芯片ESD保护结构所占的芯片面积只有可控硅整流器ESD保护结构的60%,但ESD保护能力却提高了2000V,表明全芯片ESD保护结构具有最好的ESD保护能力。

2.3、3种结构的ESD保护能力测试结果

用ESD模型之一的人体模型工业测试标准HBMMIL—STD—883F3.15.7对采用以上3种改进后的ESD保护结构的电容式触摸感应检测按键电路进行ESD保护能力测试。以PS模式为例具体说明测试方法如下:每种电路准备3个样品,这3个样品首先必须通过功能的测试;电源脚悬空,地脚接低电平,其他所有管脚也都浮悬空,在某一个测试脚上施加正电压来等效实际电路使用时所承受的正的ESD电压,起始电压为500V,以后每做一次测试电压往上增加500V,也就是说步进电压为500V;然后监控该测试脚在施加ESD电压前后的电流-电压曲线,通常采用包络线法来判断施加ESD电压前后测试脚的电流-电压曲线的变化。当相对包络线小于15%判断为施加ESD电压前后的电流-电压曲线没有变化,该管脚还可以承受更高的ESD电压。继续往上增加电压,直到超出15%这个范围,比如加到4500V,相对包络线超出了15%,就表明该测试管脚已经超过了ESD承受范围,而这时所加的ESD电压4500V的前一档,也就是说4000V就是该测试脚所能承受的最高ESD电压;再对该测试脚进行NS,PD和ND等其他3种模式的测试,如果4种模式都能通过4000V,并且经过ESD打击后电路的功能没有改变,还要3个样品都能重复该试验,这才表示这个管脚的ESD耐压为4000V.

通常ESD水平分为三级:一级为0~1999V;二级为2000~3999V;三级为4000~8000V.对于一些特殊的应用,ESD耐压要求超过10000V,那就是在三级的基础上继续往上增加ESD电压,直到所加电压超过10000V,并且测试脚的电流-电压曲线没有变化,表明该芯片的ESD耐压可以高达10000V.

3、结语

电容式触摸感应检测按键电路要求具有特别高的ESD保护能力,因此必须采用有效的ESD保护结构。本文列举了二极管加电阻、可控硅整流器和全芯片等3种ESD保护结构,并重点针对电容式触摸感应检测按键电路的结构和工艺特点,提出了对这3种保护结构的改进措施。结果表明经过改进后的3种ESD保护结构在保护能力、芯片面积的利用率以及可靠性等方面都有了非常好的提升,其中全芯片ESD保护结构占用的芯片面积最小,且针对所有ESD测试模式都有最好的ESD保护能力,这种结构可以推广到其他类型集成电路的ESD保护结构设计中。

声明:本文为转载文章,转载此文目的在于传递更多信息,版权归原作者所有,如涉及侵权,请联系小编进行处理。

围观 32