初次接触高速讯号或DDR设计的人，可以找到一些在谈走线绕等长的 旧资料(当中不乏过去大厂的design guide)，但近几年一些DDRII(或更快)的design rule，渐渐改以定义setup time, hold time budget with jitter取代length-matching routing rule，并且改以强调对时序图的理解与使用模拟(margin predic
在任何设计中，信号链精度分析都可能是一项非常重要的任务，必须充分了解。在本系列的第二部分中，我们讨论了在整个信号链累积起来并且最终会影响到转换器的多种误差。请记住，转换器是信号链的瓶颈，最终决定着信号的表示精度。因此，转换器的选择是设定系统整体要求的关键。在本文中，我们将以上述认识为基础，重点分析可能在给定信号链中累积的直流误差的类型。
在第一部分中，我们讨论了一般静态模数转换器的不精确性误差和涉及带宽的ADC不精确性误差。希望这些内容有助于加深读者对ADC误差以及这些误差如何影响信号链的理解。基于此，要记住的是，并非所有组件都是一样的——有源和无源器件均是如此，因此，无论系统最终选择了什么器件，模拟信号链中都会存在误差。