等长

PCB设计十大误区-绕不完的等长(五)

作者:吴均 一博科技高速先生团队队长

1、串行总线来了

绕线话题从开篇到结尾,花了好几个月哈,老是出差,没有时间静下来写东西。不过或许出差也只是借口,而是因为时序绕线这个话题实在是有点难写好吧。不管怎么说,挖下的坑是一定要埋上的,今天就是绕不完的等长的最后一篇,串行总线来了。

上一篇文章发出来之后,不少网友回复说,DDR3的同组数据并不需要做到5mil等长这么严格呀。看到这样的回复,高速先生们都是热泪盈眶:“同志,见到你真好……”。说实话,写这个系列文章还是有点私心的,希望以后不会再收到客户提出的+/-1mil,+/-0.5mil等长这样的要求,我们已经是很满足了。+/-5mil或者+/-10mil,这已经不是个事了,咬咬牙,加点班,这个等长我们就忍了。

到了串行总线,貌似速率更高了,大家对等长的要求也更严格了。那么串行总线到底是什么鬼?

PCB设计十大误区-绕不完的等长(四)

作者:吴均 一博科技高速先生团队队长

第一个争议性话题来了:等长越严格,时序裕量越大,系统越稳定!

这句话应该有很多硬件工程师是同意的,所以我们也经常能看到类似的规则:

  • DDR3同组的DQ和DQS需要+/-1mil等长

PCB设计十大误区-绕不完的等长(三)

作者:吴均 一博科技高速先生团队队长

1、源同步总线时序

上一篇文章不知道大家有没有看晕了,讲时序确实是吃力不讨好哈。看看上一篇文章大家的回复:

PCB设计十大误区-绕不完的等长(二)

作者:吴均 一博科技高速先生团队队长

Part 1、关于等长与等时

绕线系列的第一篇文章发完之后,就开始准备美国研讨会,然后就是长达一个月的出差。终于有时间继续这个话题了,先来看看之前大家的回复,我隐去了回复者的名字,只保留了答案:

游戏开始,大家直接回复高速先生本微信号,列举下自己做过的,或者认可的等长设计要求,之前的部分答复如下:

“"

…… ……

之前也提过,现在流行重要的事情说三遍:

1、等长从来都不是目的,系统要求的是等时……

2、除了差分对内的等时是为了相位之外,绝大多数的等时都是为了时序!

3、为了时序而绕线,就一定要搞通时序关系,看懂时序图

每次看到时序图的时候,都会眼前一黑有没有?

PCB设计十大误区-绕不完的等长(一)

作者:吴均 一博科技高速先生团队队长

1、关于等长

第一次听到“绕等长工程师”这个称号的时候,我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词,很多人也都是会心一笑。

“”

不知道从什么时候起,绕等长成了一种时尚,也成了PCB设计工程师心中挥不去的痛。需要等长设计的总线越来越多,等长的规则越来越严格。5mil已经不能满足大家的目标了,精益求精的工程师们开始挑战1mil,0.5mil……还听过100%等长,没有误差的要求。

为什么我们这么喜欢等长?打开PCB设计文件,如果没有看到精心设计的等长线,大家心中第一反应应该是鄙视,居然连等长都没做。也有过在赛格买主板或者显卡的经验,拿起板子先看看电容的设计,然后再看看绕线,如果没有绕线或者绕线设计不美观,直接就Pass换另一个牌子。或许在我们的心中,等长做的好,是优秀PCB设计的一个体现。

AD 中关于绕等长的方式与方法,建议进来看一下~

为什么要等长,等长的重要性

科学绕等长系列终篇:等长规则神圣不可侵犯?

为什么要绕等长?”这个问题在科学绕等长的第一篇文章中就已经介绍了,等长不是目的,等延时才是目的。我们之所以看见各种规则上描述的是等长5mil,或是50mil之类的条件,只是为了方便我们去理解和实际应用。

以我们最常见的DDR为例,通常大家在网上找到的各种规范中都要求数据信号控制组内5mil的误差。看过前面文章的同学应该都知道,这点等长的裕量和绕线方式、传播速度差异这些相比不值一提。

面对我们设计上可能带来的动辄几十甚至几百mil的误差,我们的信号还能HOLD住吗?

口说无凭,直接上仿真看一下。

这次试验的电路是一部分DDR走线,绕线的GAP间距不同于常见的3X而是设置为5X,走线同层,阻抗一致,尽量避免自耦合及传播速度不同带来的延时误差。

试验总共分为两次:

实验一

所有数据信号等长严格控制在5mil以内。

如何科学绕等长(三)

在上篇文章介绍信号在不同层传播速度时,我们设定了一个限制条件。那就是在阻抗50Ω的情况下计算传播速度:

“”

难道阻抗还会对信号速度产生影响?

没错,阻抗确实会对速度造成影响。

得出这个结论很简单,使用SI9000就可以验证。当阻抗控制分别为30、50、70的时候分别求解传输速度:

如何科学绕等长(二)

上一篇文章中介绍过了绕线方式带来的延时误差,从而导致等长失配。这次我们再来看另外一个常常被忽略的点,关于“同组同层”。

同组同层,最容易理解的原因之一是过孔长度带来的误差。

假设有这样一组信号中,信号中大多数信号线都是从顶层出线,直接连接到同样位于顶层的接收端。但就像下图中那样,偏偏有一个秀儿,先是打了一个过孔换层到底层,然后又换层到顶层再走到接收端。这样这个秀儿的总长度就比正常走线长了2个过孔的长度,如果板厚1.6MM,那么长度偏差就是约130mil。

“”

但这个只是一个小问题,软件就可以很简单的就帮我们给避规掉,比如在ALLEGRO中勾选Z Axis Delay后软件就会根据你的叠层信息将过孔的长度计算到总长度中,从而校正长度误差。

如何科学绕等长(一)

从小学二年级开始我们就学习了如何判断一个人有没有强迫症,比如看见一个程序猿不管是打字还是写代码,括号总是一对一起敲,那他肯定是个强迫症患者。对于Layout工程师来说有没有强迫症,就看等长绕得怎么样。

比如下面这位同学,深得等长精髓:

“”

5mil从来不是问题,0mil只是时间问题。

不可否认对于很多工程师来说,绕等长也是画板的乐趣之一。也一直流传着这样一句话:没有绕不出来的等长,只是你不想加班。

“”

那么把等长误差做到5mil,2mil甚至1mil就可以不加班了吗?

想什么呢,不加班怎么有鸡腿吃。