锁相环(PLL)电路存在于各种高频应用中,从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO),以及矢量网络分析仪(VNA)中的超快开关频率合成器。

今天,我们就参考上述各种应用来介绍PLL电路的一些构建模块,以指导器件选择和每种不同应用内部的权衡考虑,这对新手和PLL专家均有帮助。

ps. 本文参考 ADI 的 ADF4xxx 和 HMCxxx 系列PLL和压控振荡器 (VCO),并使用 ADIsimPLL(ADI 内部PLL电路仿真器)来演示不同电路性能参数。

基本配置:时钟净化电路

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较,如图1所示。

“图1.
图1. PLL基本配置

图2中有一个在频域中工作的负反馈控制环路。当比较结果处于稳态,即输出频率和相位与误差检测器的输入频率和相位匹配时,我们说PLL被锁定。就本文而言,我们仅考虑ADI ADF4xxx系列PLL所实现的经典数字PLL架构。

该电路的第一个基本元件是鉴频鉴相器(PFD)。PFD将输入到REFIN的频率和相位与反馈到RFIN的频率和相位进行比较。ADF4002 是一 款可配置为独立PFD(反馈分频器N = 1)的PLL。因此,它可以与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用,以净化高噪声REFIN时钟。

“图2.
图2. PLL基本配置

鉴频鉴相器

图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反馈信号进行比较。它使用两个D型触发器和一个延迟元件。一路Q输出使能正电流源,另一路Q输出使能负电流源。这些电流源就是所谓电荷泵。

“图3.
图3. 鉴频鉴相器

使用这种架构,下面+IN端的输入频率高于-IN端(图4),电荷泵输出会推高电流,其在PLL低通滤波器中积分后,会使VCO调谐电压上升。

“图4.
图4. PFD错相和频率失锁

这样,-IN频率将随着VCO频率的提高而提高,两个PFD输入最终会收敛或锁定到相同频率(图5)。如果-IN频率高于+IN频率,则发生相反的情况。

“图5.
图5. 鉴频鉴相器、频率和锁相

回到原先需要净化的高噪声时钟例子,时钟、自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。

从所示的ADIsimPLL曲线中可以看出,REFIN的高相位噪声(图6)由低通滤波器滤除。由PLL的参考和PFD电路贡献的所有带内噪声都被低通滤波器滤除,只在环路带宽外(图8)留下低得多的VCXO噪声(图7)。当输出频率等于输入频率时,PLL配置最简单。这种PLL称为时钟净化PLL。对于此类时钟净化应用,建议使用窄带宽(<1kHz)低通滤波器。

“图6.
图6. 参考噪声

“图7.
图7. 自由运行VCXO

“图8.
图8. 总PLL噪声

高频整数N分频架构

为了产生一系列更高频率,应使用VCO,其调谐范围比VCXO更宽。这常用于跳频或扩频跳频(FHSS)应用中。在这种PLL中,输出是参考频率的很多倍。压控振荡器含有可变调谐元件,例如变容二极管,其电容随输入电压而改变,形成一个可调谐振电路,从而可以产生一系列频率(图9)。PLL可以被认为是该VCO的控制系统。

“图9.
图9. 压控振荡器

反馈分频器用于将VCO频率分频为PFD频率,从而允许PLL生成PFD频率倍数的输出频率。分频器也可以用在参考路径中,这样就可以使用比PFD频率更高的参考频率。ADI公司的 ADF4108 就是这样的PLL。PLL计数器是电路中要考虑的第二个基本元件。

PLL的关键性能参数是相位噪声、频率合成过程中的多余副产物或杂散频率(简称杂散)。对于整数N PLL分频,杂散频率由PFD频率产生。来自电荷泵的漏电流会调制VCO的调谐端口。低通滤波器可减轻这种影响,而且带宽越窄,对杂散频率的滤波越强。理想单音信号没有噪声或额外杂散频率(图10),但在实际应用中,相位噪声像裙摆一样出现在载波边缘,如图11所示。单边带相位噪声是指在距离载波的指定频率偏移处,1 Hz带宽内相对于载波的噪声功率。

“图10.
图10. 理想LO频谱

“图11.
图11. 单边带相位噪声

整数N和小数N分频器

在窄带应用中,通道间隔很窄(通常<MHz),反馈计数器N很高。通过使用双模P/P + 1预分频器,如图12所示,可以利用一个小电路获得高N值,并且N值可以利用公式N = PB + A来计算;以8/9预分频器和90的N值为例,计算可得B值为11,A值为2。对于A或2个周期,双模预分频器将进行9分频。

“图12.
图12. 具有双模N计数器的PLL

对于剩余的(B-A)或9个周期,它将进行8分频,如表1所示。预分频器一般利用较高频率电路技术设计,例如双极性射极耦合逻辑(ECL)电路,而A和B计数器可以接受这种较低频率的预分频器输出,它们可以利用低速CMOS电路制造,以减少电路面积和功耗。像ADF4002这样的低频净化PLL省去了预分频器。

“表1.
表1. 双模预分频器操作

带内(PLL环路滤波器带宽内)相位噪声受N值直接影响,带内噪声增幅为20log(N)。因此,对于N值很高的窄带应用,带内噪声主要由高N值决定。利用小数N分频合成器(例如 ADF4159 或 HMC704),可以实现N值低得多但仍有精细分辨率的系统。这样一来,带内相位噪声可以大大降低。图13至图16说明了其实现原理。

在这些示例中,使用两个PLL来生成适合于5G系统本振(LO)的7.4 GHz至7.6 GHz频率,通道分辨率为1 MHz。ADF4108以整数N分频配置使用(图13),HMC704以小数N分频配置使用。HMC704(图14)可以使用50 MHz PFD频率,这会降低N值,从而降低带内噪声,同时仍然支持1 MHz(或更小)的频率步长——可注意到性能改善15 dB(在8 kHz偏移频率处)(图15与图16对比)。但是,ADF4108必须使用1 MHz PFD才能实现相同的分辨率。

“图13.
图13. 整数N分频PLL

“图14.
图14. 小数N分频PLL

“图15.
图15. 整数N分频PLL带内相位噪声

“图16.
图16. 小数N分频PLL带内相位噪声

对于小数N分频PLL务必要小心,确保杂散不会降低系统性能。对于HMC704之类的PLL,整数边界杂散(当N值的小数部分接近0或1时产生,例如147.98或148.02非常接近整数值148)最需要关注。解决措施是对VCO输出到RF输入进行缓冲,以及/或者做精心的规划频率,改变REFIN以避免易发生问题的频率。

对于大多数PLL,带内噪声高度依赖于N值,也取决于PFD频率。从带内相位噪声测量结果的平坦部分减去20log(N)和10log(FPFD)得到品质因数(FOM)。选择PLL的常用指标是比较FOM。影响带内噪声的另一个因素是1/f噪声,它取决于器件的输出频率。FOM贡献和1/f噪声,再加上参考噪声,决定了PLL系统的带内噪声。

用于5G通信的窄带LO

对于通信系统,从PLL角度来看,主要规格有误差矢量幅度(EVM)和VCO阻塞。EVM在范围上与积分相位噪声类似,考虑的是一系列偏移上的噪声贡献。对于前面列出的5G系统,积分限非常宽,从1 kHz开始持续到100 MHz。EVM可被认为是理想调制信号相对于理想点的性能降幅百分比(图17)。

“图17.
图17. 相位误差可视化

类似地,积分相位噪声将相对于载波的不同偏移处的噪声功率进行积分,表示通过配置可以计算EVM、积分相位噪声、均方根相位误差和抖动。现代信号源分析仪也会包含这些数值(图18),只需按一下按钮即可得到。随着调制方案中密度的增加,EVM变得非常重要。对于16-QAM,根据ETSI规范3GPP TS 36.104,EVM最低要求为12.5%。对于64-QAM,该要求为8%。然而,由于EVM包括各种其他非理想参数(功率放大器失真和不需要的混频产物引起),因此积分噪声通常有单独的定义(以dBc为单位)。

“图18.
图18. 信号源分析仪图

VCO阻塞规范在需要考虑强发射存在的蜂窝系统中非常重要。如果接收器信号很弱,并且VCO噪声太高,那么附近的发射器信号可能会向下混频,淹没目标信号(图19)。图19演示了如果接收器VCO噪声很高,附近的发射器(相距800 kHz)以-25 dBm功率发射时,如何淹没-101 dBm的目标信号。这些规范构成无线通信标准的一部分。阻塞规范直接影响VCO的性能要求。

“图19.
图19. VCO噪声阻塞

压控振荡器(VCO)

我们的电路中需要考虑的下一个PLL电路元件是压控振荡器。对于VCO,相位噪声、频率覆盖范围和功耗之间的权衡十分重要。振荡器的品质因数(Q)越高,VCO相位噪声越低。然而,较高Q电路的频率范围比较窄。提高电源电压也会降低相位噪声。

在ADI 的VCO系列中, HMC507 的覆盖范围为6650 MHz至7650 MHz,100 kHz时的VCO噪声约为-115 dBc/Hz。相比之下, HMC586 覆盖了从4000 MHz 到8000 MHz的全部倍频程,但相位噪声较高,为-100 dBc/Hz。为使这种VCO的相位噪声最小,一种策略是提高VCO调谐电压VTUNE的范围(可达20 V或更高)。这会增加PLL电路的复杂性,因为大多数PLL电荷泵只能调谐到5 V,所以利用一个由运算放大器组成的有源滤波器来提高PLL电路的调谐电压。

多频段集成PLL和VCO

另一种扩大频率覆盖范围而不恶化VCO相位噪声性能的策略是使用多频段VCO,其中重叠的频率范围用于覆盖一个倍频程的频率范围,较低频率可以利用VCO输出端的分频器产生。ADF4356就是这种器件,它使用四个主VCO内核,每个内核有256个重叠频率范围。该器件使用内部参考和反馈分频器来选择合适的VCO频段,此过程被称为VCO频段选择或自动校准。

多频段VCO的宽调谐范围使其适用于宽带仪器,可产生范围广泛的频率。此外,39位小数N分辨率使其成为精密频率应用的理想选择。在矢量网络分析仪等仪器中,超快开关速度至关重要。这可以通过使用非常宽的低通滤波器带宽来实现,它能非常快地调谐到最终频率。在这些应用中,通过使用查找表(针对每个频率直接写入频率值)可以绕过自动频率校准程序,也可以使用真正的单核宽带VCO,如HMC733 ,其复杂性更低。

对于锁相环电路,低通滤波器的带宽对系统建立时间有直接影响。低通滤波器是我们电路中的最后一个元件。如果建立时间至关重要,应将环路带宽增加到允许的最大带宽,以实现稳定锁定并满足相位噪声和杂散频率目标。通信链路中的窄带要求意味着使用HMC507时,为使积分噪声最小(30 kHz至100 MHz之间),低通滤波器的最佳带宽约为207 kHz(图20)。这会贡献大约-51 dBc的积分噪声,可在大约51μs内实现频率锁定,误差范围为1 kHz(图22)。

“图20.
图20. 相位噪声HMC704加HMC507

“图21.
图21. 相位噪声HMC704加HMC586

相比之下,宽带HMC586(覆盖4 GHz至8 GHz)以更接近300 kHz带宽的更宽带宽实现最佳均方根相位噪声(图21),积分噪声为-44 dBc。但是,它在不到27μs的时间内实现相同精度的频率锁定(图23)。正确的器件选择和周围电路设计对于实现应用的最佳结果至关重要。

“图22.
图22. 频率建立:HMC704加HMC507

“图23.
图23. HMC704加HMC586

低抖动时钟

对于高速DAC和ADC,干净的低抖动采样时钟是必不可少的构建模块。为使带内噪声最小,应选择较低的N值;但为使杂散噪声最小,最好选择整数N值。时钟往往是固定频率,因此可以选择频率以确保REFIN频率恰好是输入频率的整数倍。这样可以保证PLL带内噪声最低。选择VCO(无论集成与否)时,须确保其噪声对应用而言足够低,尤其要注意宽带噪声。然后需要精心放置低通滤波器,以确保带内PLL噪声与VCO噪声相交——这样可确保均方根抖动最低。相位裕度为60°的低通滤波器可确保滤波器峰值最低,从而最大限度地减少抖动。这样的话,低抖动时钟就落在本文讨论的第一个电路的时钟净化应用和所讨论的最后一个电路的快速开关能力之间。

对于时钟电路,时钟的均方根抖动是关键性能参数。这可以利用ADIsimPLL估算,或使用信号源分析仪测量。对于像 ADF5356这样的 高性能PLL器件,相对较宽的低通滤波器带宽(132 kHz),配合WenxelOCXO之类的超低REFIN源,允许用户设计均方根抖动低于90 fs的时钟(图26)。操纵PLL环路滤波器带宽(LBW)的位置表明,如果降低太多,VCO噪声在偏移较小时(图24)将开始占主导地位,带内PLL噪声实际上会降低,而如果提高太多的话,带内噪声在偏移处占主导地位,VCO噪声则显著降低(图25)。

“图24.
图24. LBW = 10 kHz,331 fs抖动

“图25.
图25. LBW = 500 kHz,111 fs抖动

“图26.
图26. LBW = 132 kHz,83 fs抖动

ADI 行业领先的 PLL 频率合成器系列具有各种高性能、低抖动时钟生成和分配器件。该系列有100多种产品,品种丰富,仍在不断扩充,均针对高数据速率、低抖动时钟应用进行了优化,产品组合包括PLL、PLL/VCO和分配芯片,设计用于同步、时钟分配和相位噪声性能均至关重要的时钟应用。

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围观 9

你知道吗?

利用手动频段选择,锁定时间可从典型值 4.5 ms 缩短到典型值 360 μs。

本文以高度集成的解调器和频率合成器 ADRF6820 为例,告诉大家如何手动选择频段以缩短PLL锁定时间。

PLL 锁定

PLL 锁定过程包括两个步骤:

1、通过内部环路自动选择频段(粗调)。在寄存器配 期间,PLL 首先根据内部环路进行切换和配置。随后由一个算法驱动 PLL 找到正确的 VCO 频段。

2、通过外部环路细调。PLL 切换到外部环路。鉴相器和电荷泵配合外部环路滤波器工作,形成一个闭环,确保 PLL 锁定到所需频率。校准大约需要 94,208 个鉴频鉴相器 (PFD) 周期;对于一个30.72 MHz fPFD,这相当 于3.07 ms。

PLL 锁定时间

按照上述步骤校准完成后,PLL 的反馈操作使 VCO 锁定于正确的频率。锁定速度取决于非线性周跳行为。PLL总锁定时间包括两个部分:VCO频段校准时间和PLL周跳时间。VCO频段校准时间仅取决于PFD频率;PFD频率越高,锁定时间越短。PLL 周跳时间由所实现的环路带宽决定。当环路带宽比 PFD 频率窄时,小数 N 分频/整 数N 分频频率合成器就会发生周跳。 PFD 输入端的相位误差积累过快,PLL 来不及校正,电荷泵暂时沿错误方向吸入电荷,使锁定时间急剧缩短。如果 PFD 频率与环路带宽的比值提高,周跳也会增加;对于给定 PFD 周期,提高环路带宽会缩短周跳时间。

因此,当使用自动校准模式时,总锁定时间对某些应用来说可能太长。本文提出一种通过手动选择频段来显著缩短锁定时间的方案,步骤如下:

1、按照表 1 所示的寄存器初始化序列使器件上电。默认情况下,芯片以自动频段校准模式工作。根据所需的 LO 频率设置寄存器 0x02、寄存器 0x03 和寄存器0x04。

表1. 寄存器初始化序列

“”

2、读取锁定检测 (LD) 状态位。若 LD 为 1,表明 VCO 已锁定。

3、通过串行外设接口 (SPI) 回读寄存器 0x46 的位 [5:0]。假设其值为A,将系统中所有需要的 LO 频率对应的寄存器值保存到 EEPROM。由此便可确定频率和相关寄存器值的表格(参见表2)。

表2. 查找表

“”

4、为缩短LD时间,将 ADRF6820 置于手动频段选择模式,并用第 3 步收集到的数据手动编程。手动编程步骤如下:

a、将寄存器 0x44 设置为 0x0001:禁用频段选择算法;

b、将寄存器 0x45 的位 7 设为 1,从而将 VCO 频段源设为已保存的频段信息,而不是来自频段计算算法。用第3步记录的寄存器值设置寄存器 0x45 中的位 [6:0];

c、通过寄存器 0x22 的位 [2:0] 选择适当的 VCO 频率范围(参见表3);

表3. VCO频率范围

“”

d、根据所需频率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 设置分频器 INT 值,即 VCO 频率 / PFD 的整数部分;寄存器 0x03 设置分频器 FRAC 值,即 (VCO 频率/PFD − INT) × MOD;寄存器 0x04 设置分频器 MOD 值,即 PFD/频率分辨率;

e、监视 LD 以检查频率是否锁定。例如,PFD = 30.72 MHz 且 LO = 1600 MHz。

表4. 手动频段校准寄存器序列

“”

图 1 和图 2 分别显示了自动频段校准模式和手动频段校准模式下的锁定检测时间。图 2中,线 1(锁定检测)上的高电平表示 PLL 已锁定。线 2 (LE) 代表 LE 引脚,是一个触发信号。注意:锁定检测时间必须从低到高读取。

“图1.
图1. 自动频段校准模式下的锁定时间,用信号源分析仪测试

“图2.
图2. 手动频段校准模式下的锁定时间,用示波器测试

自动频段校准模式下,锁定时间约为 4.5 ms;手动频段校准模式下,锁定时间约为 360 μs。数据的测量条件为 20 kHz 环路滤波器带宽和 250 μA 电荷泵电流配置。

总结

经过验证,我们可以看到,利用手动频段选择,锁定时间从典型值 4.5 ms 缩短到了典型值 360 μs。但是对于每个频率,建议首先利用自动频段选择确定最佳频段值并予以保存,因为最佳频段值随器件而异,所以须对每个 ADRF6820 执行该程序。VCO 频段无需因为温度变化而更新。

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围观 14

锁相环(PLL)是现代通信系统的基本构建模块PLLs 通常用在无线电接收机或发射机中,主要提供"本振"(LO)功能;也可用于时钟信号分配和降噪,而且越来越多地用作高采样速率模数或数模转换的时钟源。

由于每一代PLL的噪声性能都在改善,因此电源噪声的影响变得越来越明显,某些情况下甚至可限制噪声性能。我们今天讨论下图1所示的基本PLL方案,并考察每个构建模块的电源管理要求。

图1.显示各种电源管理要求的基本锁相环
图1.显示各种电源管理要求的基本锁相环

PLL中,反馈控制环路驱动电压控制振荡器(VCO),使振荡器频率(或相位)精确跟踪所施加基准频率的倍数。许多优秀的参考文献 (例如Best的锁相环),解释了PLL的数学分析;ADI的ADIsimPLL™等仿真工具则对了解环路传递函数和计算很有帮助。下面让我们依次考察一下PLL构建模块。

VCO和VCO推压

电压控制振荡器将来自鉴相器的误差电压转换成输出频率。器件"增益"定义为KVCO,通常以MHz/V表示。电压控制可变电容二极管(变容二极管)常用于调节VCO内的频率。VCO的增益通常足以提供充分的频率覆盖范围,但仍不足以降低相位噪声,因为任何变容二极管噪声都会被放大KVCO倍,进而增加输出相位噪声。

多频段集成VCO的出现,例如用于频率合成器ADF4350的集成VCO,可避免在KVCO与频率覆盖范围间进行取舍,使PLL设计人员可以使用包含数个中等增益VCO的IC以及智能频段切换程序,根据已编程的输出频率选择适当的频段。这种频段分割提供了宽广的总体范围和较低噪声。

除了需要从输入电压变化转换至输出频率变化(KVCO),外,电源波动也会给输出频率变化带来干扰成分。VCO对电源波动的灵敏度定义为VCO 推压 (Kpushing),通常是所需KVCO的一小部分。例如,Kpushing 通常是KVCO的5%至20%。因此,对于高增益VCO,推压效应增大,VCO电源的噪声贡献就更加举足轻重。

VCO推压的测量方法如下:向VTUNE引脚施加直流调谐电压,改变电源电压并测量频率变化。推压系数是频率变化与电压变化之比,如表1所示,使用的是ADF4350 PLL。

表1. ADF4350 VCO推压测
表1. ADF4350 VCO推压测

另一种方法:将低频方波直流耦合至电源内,同时观察VCO频谱任一侧上的频移键控 (FSK)调制峰值(图2)。峰值间频率偏差除以方波幅度,便得出VCO推压系数。该测量方法比静态直流测试更精确,因为消除了与直流输入电压变化相关的任何热效应。

图2.ADF4350 VCO通过10kHz、0.6vp-p方波响应电源调制的频谱分析仪曲线图
图2.ADF4350 VCO通过10kHz、0.6vp-p方波响应电源调制的频谱分析仪曲线图

图2显示ADF4350 VCO输出在3.3 GHz、对标称3.3 V电源施加10 kHz、0.6 Vp-p方波时的频谱分析仪曲线图。对于1.62 MHz/0.6 V或2.7 MHz/V的推压系数,最终偏差为3326.51 MHz – 3324.89 MHz = 1.62 MHz。该结果可与表1中的静态测量 2.3 MHz/V比较。

在PLL系统中,较高的VCO推压意味着VCO电源噪声的增加倍数更大。为尽可能降低对VCO相位噪声的影响,需要低噪声电源。

不同低压差调节器(LDO)如何影响PLL相位噪声?

举个例子,ADP3334调节器的集成均方根噪声为27 μV(40多年来,从10 Hz至100 kHz)。该结果可与ADF4350评估板上使用的LDO ADP150的9 μV比较。图3中可以看出已测量PLL相位噪声频谱密度的差异。测量使用4.4 GHz VCO频率进行,其中VCO推压为最大值(表1),因此属于最差情况结果。ADP150调节器噪声足够低,因此对 VCO噪声的贡献可以忽略不计,使用两节(假定"无噪声")AA电池重复测量可确认这一点。

图3.使用ADP3334和ADP150LDO对(AA电池)供电时ADF4350在4.4GHz下的相位噪声比较
图3.使用ADP3334和ADP150LDO对(AA电池)供电时ADF4350在4.4GHz下的相位噪声比较

图3强调了低噪声电源对于ADF4350的重要性,但对电源或 LDO的噪声该如何要求呢?

与VCO噪声类似,LDO的相位噪声贡献可以看成加性成分ΦLDO(t), 如图4所示。

图4.小信号加性vco电源噪声模型
图4.小信号加性vco电源噪声模型

再次使用VCO超额相位表达式得到:

或者在频域中为:

其中vLDO(f)是LDO的电压噪声频谱密度。

1 Hz带宽内的单边带电源频谱密度SΦ(f)由下式得出:

以dB表示时,用于计算电源噪声引起的相位噪声贡献的公式如下:

其中L(LDO) 是失调为f时,调节器对VCO相位噪声(以dBc/Hz表示)的噪声贡献;f; Kpushing是VCO推压系数,以Hz/V表示;vLDO(f)是给定频率偏移下的噪声频谱密度,以V/√Hz表示.

在自由模式VCO中,总噪声为LLDO值加VCO噪声。以dB表示则为:

例如,试考虑推压系数为10 MHz/V、在100 kHz偏移下测得相位噪声为–116 dBc/Hz的VCO:要在100 kHz下不降低VCO噪声性能,所需的电源噪声频谱密度是多少?电源噪声和VCO噪声作为方和根添加,因此电源噪声应比VCO噪声至少低6 dB,以便将噪声贡献降至最低。所以LLDO应小于–122 dBc/Hz。使用公式1,

求解vLDO(f),

在100 kHz偏移下,vLDO(f)= 11.2 nV/√

给定偏移下的LDO噪声频谱密度通常可通过LDO数据手册的典型性能曲线读取。

当VCO连接在负反馈PLL内时,LDO噪声以类似于VCO噪声的方式通过PLL环路滤波器进行高通滤波。因此,上述公式仅适用于大于PLL环路带宽的频率偏移。在PLL环路带宽内,PLL可成功跟踪并滤 LDO噪声,从而降低其噪声贡献。

LDO滤波

要改善LDO噪声,通常有两种选择:使用具有更少噪声的LDO,或者对LDO输出进行后置滤波。当无滤波器的噪声要求超过经济型LDO的能力时,滤波选项可能是不错的选择。简单的LC π 滤波器通常足以将带外LDO噪声降低20 dB(图5)。

图5.用于衰减LDO噪声的LCπ滤波器
图5.用于衰减LDO噪声的LCπ滤波器

选择器件时需要非常小心。典型电感为微亨利范围内(使用铁氧体磁芯),因此需要考虑电感数据手册中指定的饱和电流 (ISAT),作为电感下降10%时的直流电平。VCO消耗的电流应小于ISAT. 有效串联电阻(ESR)也是一个问题,因为它会造成滤波器两端的IR压降。对于消耗300 mA直流电流的微波VCO,需要ESR小于0.33 ?的电感,以产生小于100 mV的IR压降。较低的非零ESR还可抑制滤波器响应并改善LDO稳定性。为此,选择具有极低寄生ESR的电容并添加专用串联电阻可能较为实际。上述方案可使用可下载的器件评估器如NI Multisim™在SPICE 中轻松实现仿真。

电荷泵和滤波器

电荷泵将鉴相器误差电压转换为电流脉冲,并通过PLL环路滤波器进行积分和平滑处理。电荷泵通常可在最多低于其电源电压(VP)0.5 V的电压下工作。例如,如果最大电荷泵电源为5.5 V,那么电荷泵只能在最高5 V输出电压下工作。如果VCO需要更高的调谐电压,则通常需要有源滤波器。有关实际PLL的有用信息和参考设计,请参见电路笔记CN-0174,5处理高压的方式请参见"利用高压VCO设计高性能锁相环,"该文章发表于模拟对话第43卷第4期(2009)。有源滤波器的替代方案是使用PLL和针对更高电压设计的电荷泵,例如ADF4150HV.ADF4150HV可使用高达30 V的电荷泵电压工作,从而在许多情况中省去了有源滤波器。

电荷泵的低功耗使其看似颇具吸引力,可使用升压转换器从较低的电源电压产生高电荷泵电压,然而与此类DC-DC转换器相关的开关频率纹波可能在VCO的输出端产生干扰杂散音。高PLL杂散可能造成发射机发射屏蔽测试失败,或者降低接收机系统内的灵敏度和带外阻塞性能。为帮助指导转换器纹波的规格,使用图6的测量设置针对各种PLL环路带宽获得全面电源抑制曲线图与频率的关系。

图6.测量电荷泵电源抑制的设置
图6.测量电荷泵电源抑制的设置

17.4 mV (–22 dBm)的纹波信号经交流耦合至电源电压,并在频率范围内进行扫描。在每一频率下测量杂散水平,并根据–22dBm输入与杂散输出电平间的差异(以dB表示)计算PSR。留在适当位置的0.1 μF和1 nF电荷泵电源去耦电容为耦合信号提供一定衰减,因此发生器处的信号电平增加,直至在各频率点下引脚上直接测得17.4 mV。结果如图7所示。

图7.ADF4150HF电荷泵电源抑制曲线图
图7.ADF4150HF电荷泵电源抑制曲线图

在PLL环路带宽内,随着频率增加,电源抑制最初变差。随着频率接近PLL环路带宽,纹波频率以类似于基准噪声的方式衰减,PSR改善。该曲线图显示,需要具有较高开关频率(理想情况下大于1 MHz)的升压转换器,以便尽可能降低开关杂散。另外,PLL环路带宽应尽可能降至最低。

1.3 MHz时,ADP1613就是一款合适的升压转换器。如果将PLL环路带宽设置为10 kHz,PSR可能达到大约90 dB;环路带宽为80 kHz时,PSR为50 dB。首先解决PLL杂散水平要求后,可以回头决定升压转换器输出所需的纹波电平。例如,如果PLL需要小于–80 dBm的杂散,且PSR为50 dB,则电荷泵电源输入端的纹波功率需小–30 dBm,即20 mVp-p。如果在电荷泵电源引脚附近放置足够的去耦电容,上述水平的纹波电压可使用纹波滤波器轻松实现。例如,100 nF去耦电容在1.3MHz时可提供20 dB以上的纹波衰减。应小心使用具有适当电压额定值的电容;例如,如果升压转换器产生18 V电源,应使用具有20V或更高额定值的电容。

使用基于Excel的设计工具ADP161x.可以简化升压转换器和纹波滤波器的设计。图8显示用于5 V输入至20 V输出设计的用户输入。为将转换器级输出端的电压纹波降至最低,该设计选择噪声滤波器选项,并将VOUT 纹波场设定为最小值。高压电荷泵的功耗为2 mA(最大值),因此 IOUT为10 mA以提供裕量。该设计使用20 kHz的PLL环路带宽,通过ADF4150HV评估板,进行测试。根据图7,可能获得约70dB的PSR。由于PSR极佳,此设置未在VCO输出端呈现明显的开关杂散(< –110 dBm),即使是在省去噪声滤波器时。

图8.ADP1613升压转换器EXCEL设计工具
图8.ADP1613升压转换器EXCEL设计工具

作为最终实验,将高压电荷泵的PSR与有源滤波器(目前用于产生高VCO调谐电压的最常见拓扑结构)进行比较。为执行测量,使用无源环路滤波器将幅度为1 Vp-p的交流信号注入ADF4150HV的电荷泵电源(VP)与图6的测量设置相同。后以有源滤波器代替相等带宽的无源滤波器,重复相同的测量。所用的有源滤波器为CPA_PPFFBP1型,如ADIsimPLL所述(图9)。

图9.ADlsimPLL中CPA_PPFFBP1滤波器设计的屏幕视图。
图9.ADlsimPLL中CPA_PPFFBP1滤波器设计的屏幕视图。

为提供公平的比较,电荷泵和运算放大器电源引脚上的去耦相同,即10 μF、10 nF和10 pF电容并联。

测量结果显示于图10中:与有源滤波器相比,高压电荷泵的开关杂散水平降低了40 dB至45 dB。利用高压电荷泵改善的杂散水平部分可解释为通过有源滤波器看到的环路滤波器衰减更小,其中注入的纹波在第一极点之后,而在无源滤波器中注入的纹波位于输入端。

图10.有源环路滤波器与高压无源滤波器的电源纹波电平
图10.有源环路滤波器与高压无源滤波器的电源纹波电平

最后一点:图1所示的第三电源电轨(分压器电源,最后一点:图1所示的第三电源电轨(分压器电源,AVDD/DVDD—与VCO 和电荷泵电源相比具有较宽松的电源要求,因为PLL(AVDD)的RF部分通常是具有稳定带隙参考偏置电压的双极性ECL逻辑级,所以相对不受电源影响。另外,数字CMOS模块本质上对电源噪声具有更强的抵抗力。因此,建议选择(DVDD)能够满足此电轨电压和电流要求的中等性能LDO,并在所有电源引脚附近充分去耦;通常100 nF和10 pF并联就够了。

结束语

以上已讨论主要PLL模块的电源管理要求,并针对VCO和电荷泵电源推算出规格。ADI为电源管理和PLL IC提供多种设计支持工具,包括参考电路和解决方案,还有各种仿真工具,如ADIsimPLL和ADIsimPower。在了解了电源噪声和纹波对PLL性能的影响后,您可以回头推算电源管理模块的规格,进而实现性能最佳的PLL设计。

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时钟设备设计使用 I2C 可编程小数锁相环 (PLL),可满足高性能时序需求,这样可以产生零 PPM(百万分之一)合成误差的频率。高性能时钟 IC 具有多个时钟输出,用于驱动打印机、扫描仪和路由器等应用系统的子系统,例如处理器、FPGA、数据转换器等。此类复杂系统需要动态更新参考时钟的频率,以实现 PCIe 和以太网等其它诸多协议。

时钟 IC 属于 I2C 从器件,需要主控制器来配置内部 PLL 逻辑,其控制逻辑可以写入微控制器内。作为 I2C 主机,微控制器将配置写入时钟 IC 的内部易失性存储器并控制 PLL。因此,可以通过板上 MCU - IC 组合进行系统时钟频率的动态更新。可编程微控制器为高性能时钟 IC 提供控制逻辑能力,通过减少板载 IC和板上走线使整体设计更加紧凑,并降低最终物料成本。

操作理论

图 1 为高性能时钟设备的基本 PLL 架构。该设计使用比例因子为 PLL 输出端口提供时钟合成。最终输出频率的基本公式为:

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  • fREF 为输入参考晶体频率(在多数应用中通常为 8 MHz 至 48 MHz)。

  • DIV_R(DIV_R1 和 DIV_R2)是输入频率参考的分频因子。此类分频器名为预分频器。

  • DIV_N 为小数 N 分频因子。

  • DIV_O(DIV-O1、DIV-O2、DIV-O3 和 DIV-O4)为输出前的后分频因子。

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图 1:简化高性能时钟的 PLL 架构框图

图1中的橙色框图为参数,使用这些参数的方程式为可编程方程式。这些参数可以在出厂时写入时钟设备的非易失性存储器。时钟设备具有内部易失性和非易失性存储器,两个存储器互相复制其内容。非易失性存储器在出厂时已被写入所需配置,在最终应用中,当设备启动电源时,非易失性存储器的内容会被复制到易失性存储器。同时,PLL 产生所需的默认时钟输出。

时钟 IC 的重要特性之一就是通过 I2C 接口实现运行时可编程。通过可编程功能,用户可以更改设备的易失性存储器内容以进行即时更改。只需使用适当的 I2C 指令,就可以通过主控制器实现用户配置文件的即时编程功能。

设备的非易失性存储器还可以存储预定义的多用户配置。用户可以使用频率选择 (Frequency Select, FS) 功能以选择其中一个配置。该 FS - 位为设备中可用的 CMOS 输入引脚。FS 引脚应用 N - 位外部 CMOS 信号,然后内部选择存储在非易失性存储器中的一个配置文件,这个配置文件同样也被复制到了易失性存储器,PLL 则输出不同的信号。

同时,微控制器通过 I2C 提供数据来控制高频时钟。使用微控制器的优点是,它具有不同的通信外设和通信协议,如 I2C、SPI、UART、蓝牙、ZigBee 等,使得系统能够以主从配置将数据传输到其他微控制器,也可以使用一个自定义的应用传输至安卓和 iOS 设备。此外,微控制器还配有各种 IDE 工具用于简化设计。这可以更好地证明使用 I2C 指令来配置 PLL 参数、编写并验证定制应用程序是合适的。

高性能时钟的应用需求

高性能时钟 IC 专为消费者、工业和网络应用而设计。此类时钟 IC 具有多个从不同 PLL 导出的差分输出和单端输出,并且可以通过 I2C 接口实现可编程功能。此外,高性能时钟 IC不仅可以支持 PCI Express (PCIe) 1.0 / 2.0 / 3.0、USB 2.0 / 3.0 和万兆以太网 (GbE)等关键接口标准的参考时钟。还能支持压控晶体振荡器 (VCXO) 和频率选择 (FS)等其他增值功能。

高性能时钟 IC 采用设计实现 I2C 从机模式。因此,需要一个板载 I2C 主机来控制以下可编程功能:

  • 通过 I2C 接口进行系统内编程

  • 通过频率选择 (FS) 引脚更新配置

  • 外部复位操作

  • 压控晶体振荡器 (VCXO) 操作

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图 2:微控制器 - 高性能时钟接口电路

微控制器在时钟 IC PLL 控制中的作用

如图 2 所示,将时钟 IC 连接到微控制器电路。时钟 IC 具有内部 PLL 模块,其功能是提供作为固定直流电压的调谐电压 (Vtune) ,而调谐电压将随频段而变化。PLL 模块在输入端接收本地振荡器频率,由内部前置放大器放大信号。另外,预分频器对输入频率进行下变频,并将其作为输入传送至相位比较器。

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图 3:PLL 模块的微控制器控制

微控制器通过 I2C 发送数据到可编程分频器。该分频器也接收来自参考振荡器(例如 4 MHz 晶体振荡器)的输入。相位比较器(即相位检测器)通过预分频器接收本地振荡器频率(例如 87.15 MHz),还通过参考分频器和参考振荡器接收微控制器的输入(例如,87.15 MHz)。如果两个输入都匹配,相位比较器将提供 Vtune 调谐电压。一旦本地振荡器频率与微控制器频率数据之间稍有不匹配,都将无法提供调谐电压 (Vtune) 和输出。图 3 所示为完整的框图。

在微控制器的帮助下,PLL 通过调谐本地振荡器频率产生闭环,并在输出端产生调谐电压。调谐电压将从较低频率信道增加到较高频率信道。通过改变预分频器和可编程分频器的值,微控制器可以调整步长。

步长 =(本地振荡器频率/预分频器)X(可编程分频器/参考振荡器)

表 1 所示为部分配置

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通过 I2C 接口进行系统内编程

系统内编程可为系统设计实现快速有效的迭代。编程数据序列可通过 SCL 和 SDA 引脚传送到时钟器件,把操作顺序编程至板载微控制器(主设备)中,通过命令和数据在运行时与从机时钟进行交互。

此处为系统示例,其中时钟信号必须以采样率的倍数为准。该时钟频率在 155.52 MHz 和 156.25 MHz 两组频率之间变动。这意味着驱动串行控制器的时钟必须能够在这两个值之间灵活切换。微控制器主设备可以访问并修改写入易失性存储器的 PLL 配置,从而满足这两个频率需求。

通过频率选择 (FS) 引脚更新配置

高性能时钟设备支持包含个性化配置的多个用户配置文件。在 FS 引脚转换方面,高性能时钟器件具有两个时序规格 - 快速切换和慢速切换。

快速切换适用于输出 ON/OFF 、输出分频值变化,以及输出 MUX 设置更改。慢速切换则适用于更改 PLL 参数(包括 PLL ON/OFF)。顾名思义,快速切换中的输出变化更快,而慢速切换的速度较慢。两种切换类型都可以打开或关闭输出,并且不出丝毫差错。图 4 所示为 FS 与输出时钟之间的时序关系。

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图 4:频率选择操作

外部复位操作

当外部复位生效时,时钟 IC 进入低功耗模式。输出和 I2C 总线信号处于高阻抗 (HI-Z) 状态,直到取消外部复位并完成初始化。外部复位重启易失性存储器内容,存储在非易失性存储器中的配置则被复制到易失性存储器。当需要重新初始化任意一个系统中运行的应用程序时,该功能将被使用。

压控晶体振荡器 (VCXO) 操作

对某些应用而言,输出时钟频率应通过使用模拟反馈跟踪输入数据流。如图 5 所示,时钟 IC 作为大锁相环的一部分。ASIC 或 SoC 负责跟踪输入流、计算误差并产生 PWM 信号(通常来说),随后将误差信息反馈至本地时钟发生器以进行频率调谐。

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图 5:VCXO 示例电路

VCXO 功能能够修改 PLL 频率,因此频率牵引不依赖于晶体特性、温度、电压或设备工艺。VCXO 调制是线性、精准调制。也可以使用时钟参考。通过微控制器的内置模拟模块,VCXO 的控制逻辑精准到小数点后 6 位。

作为 I2C 主设备,微控制器将配置写入时钟 IC 的内部易失性存储器并控制 PLL。因此,通过板载 MCU-IC 组合可以实现系统时钟频率的动态更新。开发人员可以使用可编程微控制器,为高性能时钟 IC 提供控制逻辑。这可以减少对板载 IC 和走线数量的需求,使得整个系统设计更加紧凑。

微控制器配备强大 IDE 工具,可以加速应用开发。集成可编程片上系统(PSoC)器件可进一步简化设计并有助于降低整体产品成本。点击阅读原文参阅并下载“4-PLL 扩频时钟发生器入门”,获取有关高性能时钟IC设计的更多详细信息。

本文转载自Cypress

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