1. SI问题的成因
  
SI问题最常见的是反射,我们知道PCB传输线有“特征阻抗”属性,当互连链路中不同部分的“特征阻抗”不匹配时,就会出现反射现象。
  
SI反射问题在信号波形上的表征就是:上冲/下冲/振铃 等。
  
下图所示是一个典型的高速信号互连链路,信号传输路径包括:

①发送端芯片(封装与PCB过孔)
②子卡PCB走线
③子卡连接器
④背板PCB走线
⑤对侧子卡连接器
⑥对侧子卡PCB走线
⑦AC耦合电容⑧接收端芯片(封装与PCB过孔)

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图1 典型高速信号互连链路

可以看出,实际电子产品的高速信号互连链路是比较复杂的,而且通常在不同部件连接点处是会产生阻抗失配的问题、从而造成信号的发射。
  
高速互连链路常见的阻抗不连续点:
  
(1) 芯片封装:通常芯片封装基板内的PCB走线线宽会比普通PCB板细很多,阻抗控制不容易;
  
(2) PCB过孔:PCB过孔通常为容性效应,特征阻抗偏低,PCB设计最应该关注与优化;
  
(3) 连接器:连接器内铜互连链路的设计要同时受到机械可靠性与电气性能的双重影响,在两者之间寻求平衡;
  
PCB走线反而一般情况下阻抗控制比其他互连部件更容易,重点关注层叠设计、板材选择,但通常PCB加工板厂的阻抗控制公差为10%,要达到5~8%的阻抗公差控制往往需要花费更高的加工成本。
  
2. 传输线反射基础理论
  
当驱动器加信号到传输线时,信号的幅度依赖于驱动器的电压与电阻和传输线阻抗。驱动器上的初始电压通过自身电阻和传输线阻抗的分压来控制。
  
下图描绘了加在长的传输线上的初始波形,初始的电压Vi传送到传输线上直到到达末端,Vi的幅度通过驱动器电阻和传输线阻抗的分压来决定:

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图2 信号波形在长传输线的传播

如果传输线的末端端接一个阻抗,而且这个阻抗与线的阻抗精确的匹配,那么幅度为Vi的信号将被端接到地,电压Vi将仍保持在线上直到信号源转换。在这种情况下Vi是dc稳态值。否则,如果传输线的末端的阻抗不是线的特征阻抗,信号的一部分端接到地,信号的其余部分将被反射到传输线回到源。反射回的信号的量通过反射系数决定,反射系数由确定的点的反射电压和输入电压的比决定。这个点定义为传输线上阻抗不连续。阻抗不连续可以是不同特征阻抗的传输线的一部分,也可以是端接电阻或者是到芯片缓冲器上的输入阻抗。

反射系数的计算:

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其中Z0为传输线标准阻抗,Zt为传输线上某个不连续点的阻抗。

等式假设信号在特征阻抗为Z0的传输线上传送遇到了不连续的阻抗Zt。注意如果Z0=Zt,反射系数为0,意味着没有反射。Z0= Zt这种情况就称为匹配的端接。
  
如下图所示当输入波形遇到端接Zt,信号的一部分Viρ被反射回源端并且加在输入波形上,整个输入信号波形幅度为Viρ+Vi。反射的部分可能从源产生另一个反射,反射和逆反射一直持续直到传输线稳定。

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图3 阻抗不匹配情况下的信号反射

当传输线完全匹配、短路、开路时的反射系数如下图所示:

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图4 (a)端接(b)短路(c)开路 三种情况下的反射系数

  
在实际应用的互连链路中,理想的传输线是不存在的,也不可能存在完全匹配,因此信号的反射是必然存在的,设计的关键在于如何把互连链路中的各个部件阻抗差距尽量缩小,从而减小反射信号幅度、避免多级反射对信号质量造成致命影响。

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围观 2

随着半导体技术和深压微米工艺的不断发展,IC的开关速度目前已经从几十M H z增加到几百M H z,甚至达到几GH z。在高速PCB设计中,工程师经常会碰到误触发、阻尼振荡、过冲、欠冲、串扰等信号完整性问题。本文将探讨它们的形成原因、计算方法以及如何采用Allegro中的IBIS仿真方法解决这些问题。1信号完整性定义信号完整性(Signal Integrity,简称SI)指的是信号线上的信号质量。信号完整性差不是由单一因素造成的,而是由板级设计中多种因素共同引起的。破坏信号完整性的原因包括反射、振铃、地弹、串扰等。随着信号工作频率的不断提高,信号完整性问题已经成为高速PCB工程师关注的焦点。2反射2.1反射的形成和计算传输线上的阻抗不连续会导致信号反射,当源端与负载端阻抗不匹配时,负载将一部分电压反射回源端。差分线传输信号解决了不少问题。

什么是差分信号? 通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对线就称为差分线。差分线阻抗怎么算?各种差分信号的阻抗都不一样的,比如USB的D+ D-,差分线阻抗是90ohm,1394的差分线是110ohm,最好先看看规格书或者相关资料。现在已经有很多计算阻抗工具,比如polar的si9000,影响差分阻抗的因素有线宽、差分线间距、介质介电常数、介质的厚度(差分线到参考面之间的介质厚度),一般是调整差分线间距和线宽来控制差分阻抗的。做板的时候也要跟厂家说明哪些线要控制阻抗。一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲,所有电压信号都是差分的,因为一个电压只能是相对于另一个电压而言的。在某些系统里,系统'地'被用作电压基准点。当'地'当作电压测量基准时,这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。

差分信号的第一个好处是,因为你在控制'基准'电压,所以能够很容易地识别小信号。在一个地做基准,单端信号方案的系统里,测量信号的精确值依赖系统内'地'的一致性。信号源和信号接收器距离越远,他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与'地'的精确值无关,而在某一范围内。

差分信号的第二个好处是,它对外部电磁干扰(EMI)是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然PADS中PADSLOGIC电压差异决定信号值,这样将忽视在两个导体上出现的任何同样干扰。除了对干扰不大灵敏外,差分信号比单端信号生成的 EMI 还要少。

差分信号的第三个好处是,时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路。目前流行的 LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。

差分可以不考虑串扰的,因为他们的串扰结果在最后的接受时会抵消.另外,差分要平衡走线,平行只是平衡的一部分而已.

我觉得差分对的耦合还是应该要的,对于单线匹配,虽然理论上很成熟,但是实际PCB 的线路还是有5%左右的误差(一份材料上的,我没自己做过)。另一方面,差分线可以看作一个自回路系统,或者说它的两根信号线上的信号是相关的。耦合过松,可能会引起不同来自别处的干扰,而对于有些接口电路来说,Allegro培训差分对的等长正是控制线路延迟的重要因素。所以,我觉得还是应该将差分线紧耦合的。

对于目前大多数高速PCB 板来说,保持很好的耦合是有利的

但是希望大家不要误认为耦合是差分对的必要条件,这样有的时候反而限制了设计的思路。

做高速设计或分析的时候,不光要知道大多数人是怎么做的,更要了解别人为什么这样做,然后在别人的经验基础上进行理解和改进,不断锻炼自己创造性思维能力

匹配是需要的,但匹配原因不是反射,而是降低串绕干扰程度,如果降低和采用匹配方式有关,如果串电阻,则没有效果,但如果采用接地或者接电源的端接匹配方式,则由于因为两条线的线阻抗降低而使串绕降低…

对于 PCB LAYOUT工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过 Layout 的人都会了解差分走线的一般要求,pcb设计那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。 差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声。此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题。在一般频率(GHz 以下),EMI 也不会是很严重的问题,实验表明,相距 500Mils 的差分走线,在3 米之外的辐射能量衰减已经达到 60dB,足以满足 FCC 的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下 PCB 差分信号设计中几个常见的误区。

认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制 EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4 倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略。此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G 以上)IC 封装PCB 设计中经常会用采用,被称为 CPW 结构,可以保证严格的差分阻抗控制(2Z0).

认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路.在 PCB 电路设计中,一般差分走线之间的耦合较小,往往只占 10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加 EMI,要尽量避免。也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成 EMI 辐射,这种做法弊大于利。

认为保持等间距比匹配线长更重要。在实际的 PCB 布线中,往往不能同时满足差分设计的要求。由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行.PCB 差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理。

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围观 3

PCB板,就是常说的印制板。在我校,把印制板翻成电原理图,作为一项基本功的教学训练,并取名叫驳图。在修理过程中,正确识别PCB是关键的一步。对于电子技术人员来说,要掌握的基本功较多,正确识别电原理图和印制板,是其中重要的一环。

现在的PCB板由于技术的成熟,可以做成单面板、双面板、多层板等。对于我们来说,多层板的识别很难。因此,这里的驳图,主要指识别单面板和双面板。

为此应首先了解元件的布局、元件的功能和单元电路功能的划分等。从大局出发进行分析、把握,做一些准备工作。

1。认清单元电路功能。就识别PCB印制板而言,认清单元电路能完成什么功能,对驳图来说是非常关键的。在电原理的学习中,符合一定功能的单元,可以用方框来表示。因此在驳图中是按反向分析识别方框。比如要识别该印制板是彩电主板?是电磁灶控制板?是节能日光灯控制板?还是电瓶车充电器控制板?等等。再比如局部地说要识别是单管放大电路,还是桥式整流电路,是集成功放电路,还是自激振荡电路等等。

2认清PCB板上芯片或元件的型号。识出芯片的型号后,可以对照该芯片的典型应用电路图进行参考驳图。比如功放块TDA2616;彩电解码块LA76810;场扫描集成块LA7841;开关稳压电源控制块;单片机芯片89C2051等等。如果读出来的芯片型号平时没有见过,也可以上网去查,在网上把它的DATASHEET技术文档中的典型应用原理图,仔细阅读一遍,然后对比PCB板,绘制出该芯片的周边电路元件标号。可以很快理清该芯片的印制板电路。

3.平时多掌握一些元器件的封装形式。常见的封装有TO-92、TO-220等,三极管的三个脚分别是E、B、C。小功率塑封装一般是TO-92,识别口诀是:“上平下圆脚朝己,从左到右E、B、C”(也有个别例外)。TO-220塑封三极管识别口诀是:“竖看字面脚朝下,从左到右B、C、E。”场效应管三个脚分别是D、C、S。T0-220塑封场效应管识别口诀是:“竖看字面脚朝下,从左到右C、D、S。可控硅三只脚单向为A、G、K,双向为T1(A1)、G、T2(A2),引脚与封装对应情况如图1所示。

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此外还应抓住核心元件,以核心元件的供电和信号输入输出作为识别PCB的出发点来进行驳图。通常核心元件无非是三极管、场效应管、可控硅和集成电路芯片。这些核心元件是有源器件,须供电才能工作。因此合理地找出电源和地线走线是非常重要的。NPN三极管高电位为C极,PNP三极管为E极,场效应管高电位一般为D极。可控硅高电位为A,集成芯片供电脚可查资料。地线一般是位于边沿、且面积较粗的铜箔,中间位置的地线常与散热片连接(也有特别,最好用万用表电阻挡测量判断)。在分析供电时,应从高电位出发,到地线为止。每一条供电线路中,最高电位处,一般带有一个大的滤波电容,可作为判断的依据。至于信号的输入输出,应按三极管的共集放大电路、共基放大电路、共射放大电路等来对待。场效应管和可控硅的控制极为G极,也就是通常三极管的的B极。场效应管和可控硅的G极是小信号输入的位置,三极管的C极,场效管的D极作为信号的输出位置。可控硅没有信号的输出极。集成电路芯片的输入、输出可参考它的技术文档进行判别。

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识别PCB印制板时,应抓住先走静态线路,然后再分析动态线路的原则。备上万用表,检查线路的连接情况。一般来说;电阻、二极管、电感等应属静态线路中的元件,电容为动态线路中的元件。驳图时应先避开电容等动态线路元件,而先把核心元件的静态偏置电路元件进行理清,这样识别PCB电路的思路较为清楚,原理图绘制也合乎逻辑。

平时应勤学苦练,由易入难,善于总结,驳图其实很容易。图2为一印制板图。

首先分析一下本块印制板。它是单片板,电源部分位于板右上方,从集成电路7805可以看出,D1-D4四个二板管构成桥式整流电路,7805三端稳压输出供给后级电路工作。核心电路是主控芯片AT89C2051单片机,S1—S6构成键盘输入电路,LED2为一数码管构成显示电路,IC3构成报警电路。

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弄清大局后,再逐一进行绘制,绘制的电路如图3、图4所示。

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围观 2

集成隔离电源isoPower®的iCoupler®数字隔离器采用隔离式DC-DC转换器,能够在125 MHz至200 MHz的频率范围内切换相对较大的电流。在这些高频率下工作可能会增加对电磁辐射和传导噪声的担心。

虽然,咱们官网上的应用笔记《isoPower器件的辐射控制建议》提供了最大限度降低辐射的电路和布局指南。实践证明,通过电路优化(降低负载电流和电源电压)和使用跨隔离栅拼接电容(通过PCB内层电容实现),可把峰值辐射降低25 dB以上。

但是,倘若设计中具有多个isoPower器件并且布局非常密集,情况又将如何? 是否仍然能够明显降低辐射? 这里,我们将针对此类情况提供一些一般指导原则。

由于内层拼接电容能够构建低电感结构,因此最具优势。在整体PCB区域受限的情况下,采用多层PCB就是很好的方式。采用尽可能多的层数切实可行,同时尽可能多的交叠电源层和接地层(参考层)。图1为一个堆叠示例。

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图1.PCB层堆叠示例

埋层(原边3、4层,副边2至5层)可承载电力和接地电流。跨越隔离栅的交叠(例如原边上的第4层GND和副边上的第3层 V Iso)可形成理想的拼接电容。通过多层PCB堆叠可形成多个交叠,从而提高整体电容。为使电容最大,还必须减小参考层之间PCB电介质材料的厚度。

另一个布局技巧就是交叠相邻的isoPower通道的各层。图2显示了一个具有四条相邻通道的示例。

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图2.具有交叠拼接电容的四个相邻通道

本示例中,每个输出域与其他域隔离,但是我们仍能利用一些交叠电容。图3显示了这种堆叠,可看到每个isoPower器件可增加电容以及相邻隔离区连接的情况。

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图3.具有交叠拼接电容的四个相邻通道

必须确保内部和外部间隙要求符合最终应用。还可使用铁氧体磁珠在任意电缆连接上提供过滤,从而减少可能产生辐射的天线效应。

总结

如何在密集PCB布局中,最大限度降低多个isoPower器件的辐射?请参考以下几个要点

  • 最大程度降低每个通道的电源要求

  • 在多个PCB层上构建拼接

  • 采用尽可能多的PCB层切实可行

  • 在各参考层间使用最薄的电介质

  • 在相邻域之间进行连接

  • 确保内部和外部爬电距离仍然符合要求

  • 电缆连接上提供过滤

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围观 9

发现这些细节,拯救电路很多人都一样,我们很多工程师在完成一个项目后,发现整个项目大部分的时间都花在“调试检测电路整改电路”这个阶段,也正是这个阶段,很多项目没有办法进行下去,停滞在那边。想要快速完成项目,摆脱实验调试时的烦闷,苦恼不知道问题出在哪里,那就快点了解下面这些电路设计中的细节!

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(1)为了获得具有良好稳定性的反馈电路,通常要求在反馈环外面使用一个小电阻或扼流圈给容性负载提供一个缓冲。

(2)积分反馈电路通常需要一个小电阻(约560欧)与每个大于10pF的积分电容串联。

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(3)在反馈环外不要使用主动电路进行滤波或控制EMC的RF带宽,而只能使用被动元件(最好为RC电路)。仅仅在运放的开环增益比闭环增益大的频率下,积分反馈方法才有效。在更高的频率下,积分电路不能控制频率响应。

(4)为了获得一个稳定的线性电路,所有连接必须使用被动滤波器或其他抑制方法(如光电隔离)进行保护。

(5)使用EMC滤波器,并且与IC相关的滤波器都应该和本地的0V参考平面连接。

(6)在外部电缆的连接处应该放置输入输出滤波器,任何在没有屏蔽系统内部的导线连接处都需要滤波,因为存在天线效应。另外,在具有数字信号处理或开关模式的变换器的屏蔽系统内部的导线连接处也需要滤波。

(7)在模拟IC的电源和地参考引脚需要高质量的RF去耦,这一点与数字IC一样。但是模拟IC通常需要低频的电源去耦,因为模拟元件的电源噪声抑制比(PSRR)在高于1KHz后增加很少。在每个运放、比较器和数据转换器的模拟电源走线上都应该使用RC或LC滤波。电源滤波器的拐角频率应该对器件的PSRR拐角频率和斜率进行补偿,从而在整个工作频率范围内获得所期望的PSRR。

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(8)对于高速模拟信号,根据其连接长度和通信的最高频率,传输线技术是必需的。即使是低频信号,使用传输线技术也可以改善其抗干扰性,但是没有正确匹配的传输线将会产生天线效应。

(9)避免使用高阻抗的输入或输出,它们对于电场是非常敏感的。

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(10)由于大部分的辐射是由共模电压和电流产生的,并且因为大部分环境的电磁干扰都是共模问题产生的,因此在模拟电路中使用平衡的发送和接收(差分模式)技术将具有很好的 EMC效果,而且可以减少串扰。平衡电路(差分电路)驱动不会使用0V参考系统作为返回电流回路,因此可以避免大的电流环路,从而减少RF辐射。

(11)比较器必须具有滞后(正反馈),以防止因为噪声和干扰而产生的错误的输出变换,也可以防止在断路点产生振荡。不要使用比需要速度更快的比较器(将dV/dt保持在满足要求的范围内,尽可能低)。

(12)有些模拟IC本身对射频场特别敏感,因此常常需要使用一个安装在PCB上,并且与 PCB的地平面相连接的小金属屏蔽盒,对这样的模拟元件进行屏蔽。

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围观 5

单片射频器件大大方便了一定范围内无线通信领域的应用,采用合适的微控制器和天线并结合此收发器件即可构成完整的无线通信链路。它们可以集成在一块很小的电路板上,应用于无线数字音频、数字视频数据传输系统,无线遥控和遥测系统,无线数据采集系统,无线网络以及无线安全防范系统等众多领域。

1 数字电路与模拟电路的潜在矛盾

如果模拟电路(射频) 和数字电路(微控制器) 单独工作可能各自工作良好,但是一旦将两者放在同一块电路板上,使用同一个电源供电一起工作,整个系统很可能就会不稳定。这主要是因为数字信号频繁的在地和正电源(大小3 V) 之间摆动,而且周期特别短,常常是ns 级的。由于较大的振幅和较小的切换时间,使得这些数字信号包含大量的且独立于切换频率的高频成分。而在模拟部分,从天线调谐回路传到无线设备接收部分的信号一般小于1μV。因此数字信号与射频信号之间的差别将达到10-6(120 dB) 。显然,如果数字信号与射频信号不能很好的分离,微弱的射频信号可能遭到破坏,这样一来,无线设备工作性能就会恶化,甚至完全不能工作。

2 RF 电路和数字电路做在同块PCB 上的常见问题

不能充分的隔离敏感线路和噪声信号线是常常出现的问题。如上所述,数字信号具有高的摆幅并包含大量高频谐波。如果PCB 板上的数字信号布线邻近敏感的模拟信号,高频谐波可能会耦合过去。RF 器件的最敏感节点通常为锁相环( PLL) 的环路滤波电路,外接的压控振荡器(VCO) 电感,晶振基准信号和天线端子,电路的这些部分应该特别仔细处理。

(1) 供电电源噪声

由于输入/ 输出信号有几V 的摆幅,数字电路对于电源噪声(小于50 mV) 一般可以接受。而模拟电路对于电源噪声却相当敏感,尤其是对毛刺电压和其他高频谐波。因此,在包含RF(或其他模拟) 电路的PCB 板上的电源线布线必须比在普通数字电路板上布线更加仔细,应避免采用自动布线。同时也应注意到,微控制器(或其他数字电路) 会在每个内部时钟周期内短时间突然吸入大部分电流,这是由于现代微控制器都采用CMOS 工艺设计。因此,假设一个微控制器以1 MHz 的内部时钟频率运行,它将以此频率从电源提取(脉冲) 电流,如果不采取合适的电源去耦,必将引起电源线上的电压毛刺。如果这些电压毛刺到达电路RF 部分的电源引脚,严重的可能导致工作失效,因此必须保证将模拟电源线与数字电路区域隔开。

(2) 不合理的地线

RF 电路板应该总是布有与电源负极相连的地线层,如果处理不当,可能产生一些奇怪的现象。对于一个数字电路设计者来说这也许难于理解,因为即使没有地线层,大多数数字电路功能也表现良好。而在RF 频段,即使一根很短的线也会如电感一样作用。粗略计算,每mm 长度的电感量约为1 nH , 434 MHz 时10 mmPCB 线路的感抗约为27 Ω。如果不采用地线层,大多数地线将会较长,电路将无法保证设计特性。

(3) 天线对其他模拟部分的辐射

在包含射频和其他部分的电路中,这一点经常被忽略。除了RF 部分,板上通常还有其他模拟电路。例如,许多微控制器内置模数转换器(ADC) 用于测量模拟输入以及电池电压或其他参数。如果射频发送器的天线位于此PCB 附近(或就在此PCB 上) ,发出的高频信号可能会到达ADC 的模拟输入端。不要忘记任何电路线路都可能如天线一样发出或接收RF 信号。如果ADC 输入端处理不合理,RF 信号可能在ADC输入的ESD二极管内自激,从而引起ADC 的偏差。

3 RF 电路和数字电路做在同块PCB 上的解决方案

以下给出在大多数RF 应用中的一些通用设计和布线策略。然而,遵循实际应用中RF 器件的布线建议更为重要。

(1) 一个可靠的地线层面

当设计有RF 元件的PCB 时,应该总是采用一个可靠的地线层。其目的是在电路中建立一个有效的0 V 电位点,使所有的器件容易去耦。供电电源的0 V 端子应直接连接在此地线层。由于地线层的低阻抗,已被去耦的两个节点间将不会产生信号耦合。对于板上多个信号幅值可能相差120 dB ,这一点非常重要。在表面贴装的PCB 上,所有信号布线在元件安装面的同一面,地线层则在其反面。理想的地线层应覆盖整个PCB ( 除了天线PCB 下方) 。如果采用两层以上的PCB ,地线层应放置在邻近信号层的层上(如元件面的下一层) 。另一个好方法是将信号布线层的空余部分也用地线平面填充,这些地线平面必须通过多个过孔与主地线层面连接。需要注意的是:由于接地点的存在会引起旁边的电感特性改变,因此选择电感值和布置电感是必须仔细考虑的。

(2) 缩短与地线层的连接距离

所有对地线层的连接必须尽量短,接地过孔应放置在(或非常接近) 元件的焊盘处。决不要让两个地信号共用一个接地过孔,这可能导致由于过孔连接阻抗在两个焊盘之间产生串扰。

(3) RF 去耦

去耦电容应该放置在尽可能靠近引脚的位置,每个需要去耦的引脚处都应采用电容去耦。采用高品质的陶瓷电容,介电类型最好是“ NPO” , “ X7R” 在大多数应用中也能较好工作。理想的选择电容值应使其串联谐振等于信号频率。例如434 MHz 时,SMD 贴装的100 p F 电容将良好工作,此频率时,电容的容抗约为4 Ω,过孔的感抗也在同样范围。串联的电容和过孔对于信号频率形成一个陷波滤波器,使之能有效的去耦。868 MHz 时,33 p F 电容是一个理想的选择。除了RF 去耦的小值电容,一个大值电容也应放置在电源线路上去耦低频,可选择一个2. 2 μF陶瓷或10μF 的钽电容。

(4) 电源的星形布线

星形布线是模拟电路设计中众所周知的技巧(如图1所示) 。星形布线———电路板上各模块具有各自的来自公共供电电源点的电源线路。在这种情况下,星形布线意味着电路的数字部分和RF 部分应有各自的电源线路,这些电源线应在靠近IC 处分别去耦。这是一个隔开来自数字

部分和来自RF 部分电源噪声的有效方法。如果将有严重噪声的模块置于同一电路板上,可以将电感(磁珠) 或小阻值电阻(10 Ω) 串联在电源线和模块之间,并且必须采用至少10 μF 的钽电容作这些模块的电源去耦。这样的模块如RS 232 驱动器或开关电源稳压器。

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(5) 合理安排PCB 布局

为减小来自噪声模块及周边模拟部分的干扰,各电路模块在板上的布局是重要的。应总是将敏感的模块( RF部分和天线) 远离噪声模块(微控制器和RS 232 驱动器)以避免干扰。

(6) 屏蔽RF 信号对其他模拟部分的影响

如上所述,RF 信号在发送时会对其他敏感模拟电路模块如ADC 造成干扰。大多数问题发生在较低的工作频段(如27 MHz) 以及高的功率输出水平。用RF 去耦电容(100p F) 连接到地来去耦敏感点是一个好的设计习惯。

(7) 在板环形天线的特别考虑

天线可以整体做在PCB 上。对比传统的鞭状天线,不仅节省空间和生产成本,机构上也更稳固可靠。惯例中,环形天线(loop antenna) 设计应用于相对较窄的带宽,这有助于抑制不需要的强信号以免干扰接收器。应注意到环形天线(正如所有其他天线) 可能收到由附近噪声信号线路容性耦合的噪声。它会干扰接收器,也可能影响发送器的调制。因此在天线附近一定不要布数字信号线路,并建议在天线周围保持自由空间。接近天线的任何物体都将构成调谐网络的一部分,而导致天线调谐偏离预想的频点,使收发辐射范围(距离) 减小。对于所有的各类天线必须注意这一事实,电路板的外壳(外围包装) 也可能影响天线调谐。同时应注意去除天线面积处的地线层面,否则天线不能有效工作。

(8) 电路板的连接

如果用电缆将RF 电路板连接到外部数字电路,应使用双绞线缆。每一根信号线必须和GND 线双绞在一起(DIN/ GND , DOUT/ GND , CS/ GND , PWR _ UP/ GND) 。切记将RF 电路板和数字应用电路板用双绞线缆的GND线连接起来,线缆长度应尽量短。给RF 电路板供电的线路也必须与GND 双绞(VDD/ GND) 。

4 结论

迅速发展的射频集成电路为从事无线数字音频、视频数据传输系统,无线遥控、遥测系统,无线数据采集系统,无线网络以及无线安全防范系统等设计的工程技术人员解决无线应用的瓶颈提供了最大的可能。同时,射频电路的设计又要求设计者具有一定的实践经验和工程设计能力。本文是笔者在实际开发中总结的经验,希望可以帮助众多射频集成电路开发者缩短开发周期,避免走不必要的弯路,节省人力和财力。

来源:EDN电子技术设计
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围观 9

设计高效和紧凑型 DC/DC 转换器的技巧由一群对转换设计所涉及之物理学和支持性数学知识有着深入了解、同时兼具一定程度之工作台经验的工程师负责实行。对于博德图、麦克斯韦方程组的深刻理解以及针对极点和零点的关注融入到了精致的 DC/DC 转换器设计中。然而,IC 设计师通常避开了对令人担忧之热问题的处置,这项工作常常落在封装工程师的身上。

对于负载点 (POL) 转换器而言,热量是个大问题,这类转换器空间紧凑,容纳了很多需要小心对待的 IC。POL 稳压器之所以产生热量,是因为还没有电压转换效率能达到 100%。结构、布局和热阻能使封装发热到什么程度? 封装的热阻不仅使 POL 稳压器的温度升高,还使 PCB 及周围组件的温度升高,因此增大了系统散热方案的复杂性、尺寸和成本。

人们主要通过两种方法来减少 PCB 上 DC/DC 转换器封装的热量:

  • 通过 PCB 散热:如果转换器 IC 能够表面贴装,那么 PCB 中能传导热量的铜质通孔和铜箔层可以从封装底部散出热量。如果封装至 PCB 的热阻足够低,那么用这种方法就能够充分散热。
  • 增加空气流动:冷的气流可以给封装散热 (或者更准确地说,热量传递到了与封装表面接触和温度更低且快速运动的空气分子中)。

当然,存在无源和有源散热方法,为讨论简便起见,我们把无源和有源散热方法都归为上述第二种方法的子集。

当面对组件温度上升问题时,PCB 设计师可以在一些标准散热方法中寻找常用方法:使用更多的铜、散热器或更大、更快的风扇,或者只是更大的空间─增大 PCB 空间和 PCB 上组件之间的距离或加厚 PCB 层。

上述任一方法都可用来在 PCB 上使系统保持在安全温度限度内,但是采用这些方法有可能降低最终产品的市场竞争优势。最终产品 (例如路由器) 也许因此需要更大的外壳以容许在 PCB 上进行必要的组件分隔,或者也许因为增加更快速的风扇以增强空气流动而变得噪声相对较大。在各公司凭借紧凑性、计算能力、数据传输速率、效率和成本优势参与竞争的市场上,这就可能使最终产品显得较差。

要围绕大功率 POL 稳压器实现成功的热量管理需要选择恰当的稳压器,这需要进行细致的调研。本文展示怎样选择稳压器才能简化电路板设计师的工作。

▌ 不要仅靠功率密度评判 POL 稳压器

若干市场因素导致需要改进电子设备的热性能。最显然的是:即使产品尺寸在缩小,性能却不断改进。例如, 28nm 至 20nm 和低于 20nm 的数字器件消耗更大的功率以提高性能,因为创新性设备的设计师运用尺寸更小的工艺技术制造速度更快、更纤巧、噪声更低和效率更高的器件。从这种趋势可以得出显然的结论,POL 稳压器必须提高功率密度:(功率)/(体积) 或者 (功率)/(面积)。

在有关稳压器的文献中,功率密度常常出现在性能规格的标题中,这并不意外。出色的功率密度能够使稳压器脱颖而出,当设计师在大量可用稳压器之中进行选择时,这样的功率密度成为可引用的规格参数。一个 40W/cm2 的稳压器一定好于一个 30W/cm2 的稳压器。

产品设计师要想在空间更加拥挤的情况下提供更大的功率,出色的功率密度数字会首先闪现在脑海中,成为实现最快、最小、最安静、最高效产品的显然途径,如同用马力比较汽车性能一样。但是,在实现成功的最终设计时,功率密度有多重要? 重要性比想象的低。

一个 POL 稳压器必须满足其应用的需求。在选择 POL 稳压器时,必须确保其能够在 PCB 上完成任务,在 PCB 上,热量处理可能成就该应用,也可能毁了该应用。以下推荐的一步一步选择 POL 稳压器的过程就优先考虑了热性能:

  • 忽视功率密度数字:功率密度规格忽视了热降额问题,而热降额对有效、真实的 “功率密度” 有相当大的影响。

  • 查看稳压器的热降额曲线:一个详细叙述、特征完备的 POL 稳压器应该有一些图形,规定了在不同输入电压、输出电压和气流速度时的输出电流。数据表中应该显示 POL 稳压器在真实工作条件下的输出电流能力,以便按照其热性能和负载电流能力判断该稳压器是否合适。它满足系统的典型和最高环境温度及气流速度要求吗? 请记住,输出电流降额与器件的热性能有关。这两点密切相关,同等重要。

  • 考虑效率问题:是的,效率不是第一个需要考虑的问题。当单独考虑时,效率值可能不代表准确的 DC/DC 稳压器热特性。当然,在计算输入电流和负载电流、输入功耗、功耗及结温时,需要效率数字。但是,效率值必须与输出电流降额以及其他与器件及其封装有关的热量数据结合起来考虑。

    例如,效率为 98% 的 DC/DC 降压型转换器是令人印象深刻的;当该转换器还有出色的功率密度数字时,会令人印象更加深刻。你会购买这样的稳压器而不是效率较低、功率密度较低的稳压器吗? 一位有实际经验的工程师会问一问看似不重要的 2% 效率损失的影响。在工作时,损失的功率怎样转换成封装温度上升? 在 60°C 环境温度、200LFM 气流时,高功率密度、高效率稳压器的结温是多少? 看一看超出所列 25°C 室温下的典型数字以外的情况。在 −40°C、85°C 或 125°C 的极端温度下测得的最大值和最小值是多少? 在高功率密度时,封装的热阻上升很高以至于结温急剧上升到超过安全工作温度了吗? 一个效率令人印象深刻但是价格昂贵的稳压器需要降额到什么程度? 降额的输出电流值限制了输出功率能力以至于器件的高价格不再合理了吗?

  • 考虑 POL 稳压器是否易于冷却:数据表中提供的封装热阻值是仿真和计算器件的结温、环境温度及外壳温度上升的关键。因为表面贴装封装中的大部分热量是从封装底部流向 PCB 的,所以数据表中必须给出清楚的布局指南并探讨有关热量测量的问题,以在产生系统原型时最大限度减少意外的发生。

一个设计良好的封装应该均匀、高效地通过其表面散出热量,消除会降低 POL 稳压器可靠性的热点。如上所述,PCB 负责吸收和送出表面贴装 POL 稳压器的大部分热量。但是,在如今组件密集排列的复杂系统中,普遍采用了强制空气流动,一个设计巧妙的 POL 稳压器还应该利用这种“免费”的冷却机会,消除 MOSFET、电感器等发热组件产生的热量。

▌ 将热量引导到封装顶部并进入空气中

大功率开关 POL 稳压器依靠电感器或变压器将输入电源电压转换成稳定的输出电压。在非隔离式降压型 POL 稳压器中,器件使用一个电感器。该电感器和 MOSFET 等伴随性开关组件在 DC/DC 转换时产生热量。

大约 10 年前,一种新的封装技术进步使得包括磁性组件在内的整个 DC/DC 稳压器电路可以设计成能够放入模制塑料封装中,称为模块或 SiP,模制塑料封装内部产生的热量大部分通过封装底部送到 PCB 中。改进封装散热能力的任何传统方法都会导致封装增大,例如在表面贴装封装顶部附着一个散热器。

几年前开发出了一种创新性模块封装方法,该方法利用可用气流帮助冷却。这种封装设计将一个散热器集成到模块封装中并完全模制化。在封装内部,散热器底部直接连至产生热量的 MOSFET 和电感器,而散热器顶部是一个裸露于封装顶部的平坦表面。这种新的封装内散热方法使器件能够凭借气流快速冷却 (如需举例,请观看 LTM4620 技术视频短片 www.linear.com.cn/solutions/4936) 。

▌ 垂直结构:用叠置电感器作为散热器的 POL 模块型稳压器

POL 稳压器中的电感器的大小取决于电压、开关频率、需要处理的电流及其结构。在模块化构成方法中,包括电感器在内的 DC/DC 电路完全模制并密封在一个塑料封装中,就像一个 IC 一样,与其他任何组件相比,电感器对封装的厚度、体积和重量的决定性都更大。电感器也是一个重要的发热源。

上述将散热器集成到封装中的方法有助于将 MOSFET 和电感器的热量传导到封装顶部,然后可以将热量散到空气、冷却板或无源散热器中。相对小型的小电流电感器很容易装入塑料模制封装中,这时这种方法很有效,但是当 POL 稳压器使用较大型、较大电流的电感器时,这种方法就不那么有效了,这时在封装内部放置磁性组件会迫使其他电路组件分隔得更远,从而显著扩大了封装在 PCB 上的占板面积。为了保持很小的占板面积,同时改善散热,封装工程师开发出了另一种巧妙的方法:垂直、叠置或 3D (图 1) 结构。

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图 1:大功率 POL稳压器模块用 3D (垂直) 封装技术升高了电感器,并使电感器裸露于气流中作为散热器使用。DC/DC 电路安装在电感器之下的衬底上,因此最大限度减小了所需占用的 PCB 面积,同时提高了热性能。

▌ 具裸露叠置电感器的 3D 封装:保持很小的占板面积、增大功率并改善散热

很小的 PCB 占板面积、更大的功率和更好的热性能,用 3D 封装可以同时获得这 3 种优势,3D 封装是一种新的 POL 稳压器构建方法 (图 1)。LTM4636 是一款 µModule 稳压器,内置了 DC/DC 稳压器 IC、MOSFET、支持性电路和一个大型电感器,以降低输出纹波,并从 12V 输入向精确稳定的 3.3V 至 0.6V 提供 40A 负载电流。4 个并联运行的 LTM4636 器件可均分电流,以提供 160A 负载电流。封装的占板面积仅为 16mm x 16mm。该系列的另一个稳压器 LTM4636-1 检测过热和输入 /输出过压情况,可断开上游电源或断路器以保护自身及其负载。

马力倡导者可以计算 LTM4636 的功率密度,而且所得数字可以安全地标榜为令人印象深刻,但是如上所述,功率密度数字没有讲出完整故事。这种 µModule 稳压器还为系统设计师带来了其他重要益处:令人印象深刻的 DC/DC 转化器效率带来的卓越热性能和无与伦比的散热能力。

为了最大限度减小稳压器的占板面积 (16mm x 16mm BGA),该电感器被升高了,并固定在两个铜引线框架结构上,以便其他电路组件 (二极管、电阻器、MOSFET、电容器、DC/DC IC) 可以焊接到电感器之下的衬底上。如果电感器放置在衬底上,µModule 稳压器很容易就能占用超过 1225mm2 的 PCB 面积,而不是 256mm2 占板面积 (图 2)。

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图 2:LTM4636 的叠置电感器同时作为散热器,该器件作为一个完整的 POL 解决方案,以很小的占板面积实现了令人印象深刻的热性能。

叠置电感器结构为系统设计师提供了紧凑的 POL 稳压器,并额外提供了出色的热性能优势。LTM4636 中的叠置电感器没有像其余组件那样,用塑料完全模制 (密封)。相反,电感器直接裸露于气流中。电感器外壳采用了圆角形状,以改善空气动力学特性 (实现最小流阻)。

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图 3:LTM4636 模制微型模块的热性能显示,热量轻而易举地转移到了裸露于气流中的电感器封装上。

▌ 热性能和效率

LTM4636 是一款受益于 3D 封装技术或组件级封装 (CoP) 的 40A µModule 稳压器,如图 1 所示。封装体是一个完全模制的 16mm x 16mm x 1.91mm BGA 封装。LTM4636 的电感器叠置在模制封装的顶部,从 BGA 焊球 (总共 144 个) 到电感器顶部的总封装高度为 7.16mm。

除了从顶部散热,LTM4636 还设计为从封装底部向 PCB 高效率散热。该器件有 144 个 BGA 焊球成排地专用于大电流流经的 GND、VIN 和 VOUT 。这些焊球合起来起到向 PCB 散热的作用。LTM4636 为从封装顶部和底部散热而进行了优化。

甚至在 12V 输入 / 1V 输出这么大的转换比以及 40A (40W) 满负载电流和标准 200LFM 气流的情况下工作,LTM4636 的封装温度也仅上升至比环境温度 (25°C 至 26.5°C) 高 40°C。图 4 显示了 LTM4636 在这些条件下的热像。

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图 4:稳压器在 40W 时的热像显示,温度仅上升 40°C

图 5 显示了输出电流热降额结果。在 200LFM 时,LTM4636 在环境温度高达 83°C 时,提供令人印象深刻的 40A 满电流。20A 半电流降额仅发生在 110°C 的过高环境温度时。这样一来,只要有一定的气流可用,就允许 LTM4636 以高容量运行。

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图 5:热降额图形显示,在环境温度高达 83°C 和 200LFM 时,提供 40A 满电流

图 6 所示的高转换效率主要是由高性能 MOSFET 和强大的 LTM4636 驱动器产生的。例如,一个 12V 输入电源降压型 DC/DC 控制器:

  • 在 12V 输入至 3.3V、25A 输出时,实现 95% 的效率

  • 在 12V 输入至 1.8V、40A 输出时,实现 93% 的效率

  • 在 12V 输入至 1V、40A 输出时,实现 88% 的效率

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图 6:在各种输出电压时的高 DC/DC 转换效率

▌ 具热平衡的 140W、可扩展 4 x 40A µModule POL 稳压器

一个 LTM4636 规定提供 40A 负载电流。两个采用电流均分模式 (或并联) 的 LTM4636 可支持 80A 电流,而 4 个并联的 LTM4636 支持 160A 电流。用并联 LTM4636 扩展电源很容易:简单地拷贝和粘贴单个稳压器布局即可,如图 7 (符号和布局可用) 所示。

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图 7:放置并联 LTM4636 很容易。简单地复制单通道布局即可。

LTM4636 的电流模式架构在 40A 构件之间实现精确的电流均分。精确的电流均分又产生一个在器件之间均匀分散热量的电源。图 8 显示,在 4 个 µModule 组成的 160A 稳压器中,所有器件运行时相互之间的温度差都在 1°C 之内,从而确保每个器件都不会过载或过热。这极大地简化了散热。

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图 8:在 4 个并联运行的 LTM4636 之间精确均分电流,就 160A 应用而言温度仅上升 40°C。

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图 9:提供 140W 功率的 4 个 µModule稳压器的效率

图 10 显示了完整的 160A 设计。请注意,LTM4636 相互之间不同相运行无需时钟器件,时钟和相位控制已包含在器件中。多相运行降低了输出和输入纹波电流,减少了所需输入和输出电容器数量。图 10 中的 4 个 LTM4636 以 90° 相位差运行。

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图 10:140W 稳压器由 4 个并联运行的 LTM4636 构成,提供精确的电流均分以及从 12V 输入至 0.9V、160A 输出的高效率转换。

结 论

为组件密集排列的系统选择 POL 稳压器需要严格审查器件电压和电流额定值以外的规格参数。对封装热特性的评估是必不可少的,因为这一特性决定了冷却成本、PCB 成本和最终产品的大小。3D (又称为叠置、垂直、CoP) 技术的进步允许大功率 POL 模块型稳压器占用很小的 PCB 面积,但更重要的是,实现了高效率冷却。LTM4636 是第一个受益于这种叠置封装技术的 µModule 稳压器系列的首款器件。作为一款以叠置电感器为散热器的 40A POL µModule 稳压器,该器件提供 95% 至 88% 的效率,满负载时温度仅上升 40°C,占用 16mm x 16mm PCB 面积。LTM4636 的视频介绍在 www.linear.com.cn/LTM4636 上提供。

本文转载自凌力尔特

围观 13

对于新手来说,在单片机的电路设计中可能不会很注意电路设计中电磁干扰对设计本身的输入输出的影响,但是对于一个电子工程师来说其中的厉害关系就不言而喻了,它不仅关系了单片机在控制在中的能力和准确度,还关系到企业在行业中的竞争。

对电磁干扰的设计我们主要从硬件和软件方面进行设计处理,下面就是从单片机的PCB设计到软件处理方面来介绍对电磁兼容性的处理。

一、影响EMC的因数

1.电压

电源电压越高,意味着电压振幅越大,发射就更多,而低电源电压影响敏感度。

2.频率

高频产生更多的发射,周期性信号产生更多的发射。在高频单片机系统中,当器件开关时产生电流尖峰信号;在模拟系统中,当负载电流变化时产生电流尖峰信号。

3.接地

在所有EMC题目中,主要题目是不适当的接地引起的。有三种信号接地方法:单点、多点和混合。在频率低于1MHz时,可采用单点接地方法,但不适宜高频;在高频应用中,最好采用多点接地。混合接地是低频用单点接地,而高频用多点接地的方法。地线布局是关键,高频数字电路和低电平模拟电路的接地电路尽不能混合。

4.PCB设计

适当的印刷电路板(PCB)布线对防止EMI是至关重要的。

5.电源往耦

当器件开关时,在电源线上会产生瞬态电流,必须衰减和滤掉这些瞬态电流。来自高di/dt源的瞬态电流导致地和线迹“发射”电压,高di/dt产生大范围的高频电流,激励部件和线缆辐射。流经导线的电流变化和电感会导致压降,减小电感或电流随时间的变化可使该压降最小。

二、对干扰措施的硬件处理方法

1.印刷线路板(PCB)的电磁兼容性设计

PCB是单片机系统中电路元件和器件的支撑件,它提供电路元件和器件之间的电气连接。随着电子技术的飞速发展,PCB的密度越来越高。PCB设计的好坏对单片机系统的电磁兼容性影响很大,实践证实,即使电路原理图设计正确,印刷电路板设计不当,也会对单片机系统的可靠性产生不利影响。例如,假如印刷电路板的两条细平行线靠的很近,会形成信号波形的延迟,在传输线的终端形成反射噪声。因此,在设计印刷电路板的时候,应留意采用正确的方法,遵守PCB设计的一般原则,并应符合抗干扰的设计要求。要使电子电路获得最佳性能,元器件的布局及导线的布设是很重要的。

2.输入/输出的电磁兼容性设计

在单片机系统中输进/输出也是干扰源的传导线,和接收射频干扰信号的拾检源,我们设计时一般要采取有效的措施:

①采用必要的共模/差模抑制电路,同时也要采取一定的滤波和防电磁屏蔽措施以减小干扰的进进。

②在条件许可的情况下尽可能采取各种隔离措施(如光电隔离或者磁电隔离),从而阻断干扰的传播。

3.单片机复位电路的设计

在的单片机系统中,看门狗系统对整个单片机的运行起着特别重要的作用,由于所有的干扰源不可能全部被隔离或往除,一旦进进CPU干扰程序的正常运行,那么复位系统结合软件处理措施就成了一道有效的纠错防御的屏障了。常用的复位系统有以下两种:

①外部复位系统。外部“看门狗”电路可以自己设计也可以用专门的“看门狗”芯片来搭建。然而,他们各有优缺点,大部分专用“看门狗”芯片对低频“喂狗”信号不能响应,而高频“喂狗”信号都能响应,使其在低频“喂狗”信号下产生复位动作而在高频的“喂狗”信号下不产生复位动作,这样,假如程序系统陷进一个死循环,而该循环中恰巧有着“喂狗”信号的话,那么该复位电路就无法实现它的应有的功能了。然而,我们自己可以设计一个具有带通的“喂狗”电路和其他复位电路构成的系统就是一个很有效外部监控系统了。

②现在越来越多的单片机都带有自己的片上复位系统,这样用户就可以很方便的使用其内部的复位定时器了,但是,有一些型号的单片机它的复位指令太过于简单,这样也会存在象上述死循环那样的“喂狗”指令,使其失往监控作用。有一些单片机的片上复位指令就做的比较好,一般他们把“喂狗”信号做成固定格式的多条指令依顺序来执行,假如有一定错误则该“喂狗”操纵无效,这样就大大进步了复位电路的可靠性。

4.振荡器

大部分的单片机都有一个耦合于外部晶体或陶瓷谐振器的振荡器电路。在PCB上,要求外接是电容、晶体或陶瓷谐振器的引线越短越好。RC振荡器对干扰信号有潜伏的敏感性,它能产生很短的时钟周期,因而最好选晶体或陶瓷谐振器。另外,石英晶体的外壳要接地。

5.防雷击措施

室外使用的单片机系统或从室外排挤引进室内的电源线、信号线,要考虑系统的防雷击题目。常用的防雷击器件有:气体放电管、TVS(TransientVoltageSuppression)等。气体放电管是当电源的电压大于某一数值时,通常为数十V或数百V,气体击穿放电,将电源线上强冲击脉冲导进大地。TVS可以看成两个并联且方向相反的齐纳二极管,当两端电压高于某一值时导通。其特点是可以瞬态通过数百乃上千A的电流。

三、对干扰措施的软件处理方法

电磁干扰源所产生的干扰信号在一些特定的情况下(比如在一些电磁环境比较恶劣的情况下)是无法完全消除的,终极将会进进CPU处理的的核心单元,这样在一些大规模集成电路经常会受到干扰,导致不能正常工作或在错误状态下工作。特别是像RAM这种利用双稳态进行存储的器件,往往会在强干扰下发生翻转,使原来存储的“0”变为“1”,或者“1”变为“0”;一些串行传输的时序及数据会因干扰而发生改变;更严重的会破坏一些重要的数据参数等;造成的后果往往是很严重的。在这种情况下软件设计的好坏直接影响到整个系统的抗干扰能力的高低。

1.程序会由于电磁干扰大致会一下几种情况:

①程序跑飞。

这种情况是最常见的干扰结果,一般来说有一个好的复位系统或软件帧测系统即可,对整个运行系统的不会产生太大的影响。

②死循环或不正常程序代码运行。

当然这种死循环和不正常程序代码并非设计职员有意写进的,我们知道程序的指令是由字节组成的,有的是单字节指令而有的是多字节指令,当干扰产生后使得PC指针发生变化,从而使原来的程序代码发生了重组产生了不可猜测的可执行的程序代码,那么,这种错误是致命的,它会有可能会往修改重要的数据参数,有可能产生不可猜测的控制输出等一系列错误状态。

2.对重要参数储存的措施

一般情况下,我们可以采用错误检测与纠正来有效地减少或避免这种情况的出现。根据检错、纠错的原理,主要思想是在数据写进时,根据写进的数据天生一定位数的校验码,与相应的数据一起保存起来;当读出时,同时也将校验码读出,进行判决。假如出现一位错误则自动纠正,将正确的数据送出,并同时将改正以后的数据回写覆盖原来错误的数据;假如出现两位错误则产生中断报告,通知CPU进行异常处理。所有这一切动作都是靠软件设计自动完成的,具有实时性和自动完成的特点。通过这样的设计,能大大进步系统的抗干扰能力,从而进步系统的可靠性。

检错与纠错原理:

首先来看看检错和纠错的基本原理。进行差错控制的基本思想是在信息码组中以一定规则加进不同方式的冗余码,以便在信息读出的时候依靠多余的监视码或校码码来发现或自动纠正错误。

针对误码发生的特点,即错误发生的随机性和小概任性,它几乎总是随机地影响某个字节中的某一位(bit),因此,假如能够设计自动纠正一位错误,而检查两位错误的编码方式。就可以大大进步系统的可靠性。

3.对RAM和FLASH(ROM)的检测

在编制程序时我们最好是写进一些检测程序来测试RAM和FLASH(ROM)的数据代码,看有无发生错误,一旦发生要立即纠正,纠正不了的要及时给出错误指示,以便用户往处理。

另外,在编制程序时加进程序冗余是不可缺少的。在一定的地方加进三条或三条以上NOP指令对程序的重组有着很有效防止作用。同时,在程序的运行状态中要引进标志数据和检测状态,从而及时发现和纠正错误产生。

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围观 18

随着信号的沿变化速度越来越快,今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化,PCB板上电源层与地层间的电压在电路板的各处都不尽相同,从而影响到IC芯片的供电,导致芯片的逻辑错误。为了保证高速器件的正确动作,设计者应该消除这种电压的波动,保持低阻抗的电源分配路径。

为此,你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容,每一个电容的容值应该是多大,并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容,而另一方面电路板上的空间是有限而宝贵的,这些细节上的考虑可能决定设计的成败。

反复试验的设计方法既耗时又昂贵,结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况,对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程,该设计用于光纤 /宽带无线网络。软件仿真工具使用Ansoft的SIwave,SIwave基于混合全波有限元技术,可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和 Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的,SIwave可以有效的进行全面的分析,其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。

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图1, SIwave中xDSM电路板的PCB版图,左边是两个高速总线,右边是三个Xilinx的FPGA。

xDSM电路板的尺寸,也就是电源层和地层的尺寸是11×7.2 英寸(28×18.3 厘米)。电源层和地层都是1.4mil厚的铜箔,中间被23.98mil厚的衬底隔开。   

为了理解对电路板的设计,首先考虑xDSM电路板的裸板(未安装器件)特性。根据电路板上高速信号的上升时间,你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样,电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解,你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。

图2所示在0.54GHz的谐振模式下,电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式,情况也是如此。但并非在所有的谐振模式下都是如此,例如在1.07GHz、 1.64GHz和1.96 GHz的高阶谐振模式下,电路板中心处的电压差变化是不为零的。

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图2, 正弦信号激励电路板谐振于0.54GHz时的电压分布情况。

  
找到零压差变化点有助于我们将需要在短时间内产生大量电流变化的器件放置于此。例如,如果要将一块Xinlix的FPGA芯片放在电路板上,该芯片会在 0.2纳秒内产生2A的输入电流变化。如此短时间内的大电流变化将带来电路板的电源完整性问题,会使电路板产生各种模式的谐振,导致电源层和地层电压的不均匀。然而,电路板中心处在某些谐振模式下具有零压差变化的特性,因此将FPGA芯片放置于此可以避免电路板产生这些低频的谐振模式。FPGA芯片不能激发这些低频谐振模式,是由于从电路板的中心处将无法耦合至这些谐振模式。

图3中的紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振。事实上,峰值出现在高阶的谐振频率1.07GHz、1.64GHz和1.96GHz上,而不是低阶的谐振频率0.54GHz、0.81GHz和0.97GHz上,这正如我们所料。

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图3, 紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振;绿色曲线表示当将芯片放置偏移中心位置时的响应。

尽管器件的布局与放置的位置有助于减小电源完整性的问题,但它们并不能解决所有的问题。首先,你不能将所有的关键器件放在电路板的中心。通常情况下,器件放置的灵活性是有限的。其次,在任何给定的位置总有一些谐振模式会被激发。例如,图3中绿色曲线表示当你将芯片放置在沿某一坐标轴偏移中心位置时, 0.54GHz的谐振模式将被激发。成功的设计电路板的PDS(电源分配系统)的关键在于在合适的位置增加退耦电容,以保证电源的完整性和在足够宽的频率范围内保证地弹噪声足够小。  
 
退耦电容

设想FPGA在0.2纳秒的上升沿吸入2A的电流,此时电源电压会暂时降低(压降),而地平面电压会暂时被拉高(地弹)。其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容(图4a)。
  
由于电流的瞬变值为2A,电压的瞬变值由V=Z×I决定,Z是从芯片端看出的阻抗,因此,为了避免电压的尖峰波动,在从直流到信号带宽的频率范围内,Z值必须低于某一门限值。(图4b)

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图4,其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容;为了避免电压的尖峰波动,在从直流到信号带宽的频率范围内,Z值必须低于某一门限值。图中虚线部分即为PDS阻抗应该满足的目标区域。  

在该设计中,为了保持电源完整性,电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗165mV/2A=82.5mΩ,图4中虚线部分即为PDS阻抗应该满足的目标区域。   

对于最低频率,通常是1kHz或者更低的频率——电源满足阻抗特性的要求,电源和地层的结构通常不会破坏阻抗特性,因为它们呈现低电阻与电感特性。而当频率高于1kHz时,电流通路的互感大到足以使电压超过限定值,根据:

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对于更高的频率,退耦电容作为电源层与地层之间的低阻抗连接是必要的。需要满足PDS阻抗要求的信号带宽可由下式估计:

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在该设计中,其带宽为1.75GHz。为了达到这么宽的带宽,通常需要在MHz信号区域放置很多高频瓷片电容,在kHz信号区域放置体积较大的电解电容。这些电容矩阵与其它器件共同占用宝贵的电路板空间。在反复试验的设计方法中,物理原型是不可缺少的,而虚拟原型技术使设计者可以在不需要物理原型的基础上解决这个问题。  

为PCB板设计PDS,例如此例中的xDSM板,使用SIwave可以在IC芯片处放置一个端口,计算电路板在适当带宽内的输入阻抗。图5中红色曲线显示的是电路板上无电容时的阻抗。阻抗轴与频率轴都取对数坐标。仿真显示了电路板本身电容的影响而忽略了经过电源的低感应电流回路。从图中可以看出,阻抗随着频率的减少而增加,但由于经过电源的回路也有低阻抗,因此这种关系并不是严格的。

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图5,红色曲线显示的是电路板上无电容时的阻抗;深蓝色曲线是经过重新设计后的阻抗特性;浅蓝色曲线是又增加10nF电容矩阵后的阻抗曲线;绿色曲线表示再次增加1nF电容矩阵后的结果。   

根据Z=1/(j•C),红色曲线中的直线部分表明电路板本身的电容为74nF。为了使阻抗在1MHz处低于目标阻抗82.5mΩ,电容值至少应为 2μF——几乎是电路板本身电容的30倍。为此首先需要增加22个0.1μF的电容矩阵。图中深蓝色曲线是经过重新设计后的阻抗特性。在大多数的频率范围内,设计满足了阻抗特性的要求。但在带宽的高端,电容的ESL(等效串联电感)、ESR(等效串联电阻)以及由电容间距带来的附加电感使阻抗曲线没有达到阻抗特性要求。   

由于更小的电容具有更小的ESL和ESR值,因此增加旁路有助于提高其高频特性。图5中的浅蓝色曲线是又增加10nF电容矩阵后的阻抗曲线。绿色曲线表示再次增加1nF电容矩阵后的结果。每一级别电容矩阵的增加都提高了阻抗特性,但结果仍然刚刚满足阻抗特性的要求。   

在设计的这个阶段,设计者可以增加电磁仿真与电路仿真一起来完成设计。这种方法使设计者可以精确地为低端的阻抗建模,包括电源的负载效应。它也可以直接仿真电源管脚上的噪声从而直接验证电源层噪声,避免对电源层阻抗的过多分析导致的不必要的设计开销。  

首先应在选定的位置添加输入和输出端口。上文已经在一个IC芯片处添加了端口,接着应该在电源输入端添加一个端口,同时在其它两块芯片的安装位置添加两个端口。然后在SIwave中你可以进行宽频扫描,在整个带宽内获得4×4的S参数散射矩阵。接下来可以使用Full-Wave Spice产生与Spice兼容的电路文件以便在电路仿真环境中进一步分析。   

在产生的电路文件中,PCB板在电路的中心位置。电路文件还包括 FPGA的模型——伴有一个电流探针和一个差分电压探针的电流源。Full-wave Spice创建的Spice电路还包括上文提到的三个电容矩阵。如果在IC处再增加第四个电容矩阵将进一步减小高端阻抗。电路还包括一个直流电源,电源伴有少量容值从1nF到100μF的退耦电容。另外还包括其它两个IC芯片的模型,周围伴有少量100nF的电容矩阵。

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图6,蓝色和绿色曲线分别表示在没有添加和添加最后一组电容矩阵后IC芯片的电源完整性曲线;红色曲线代表芯片输入电流的突变。   

图6显示了FPGA的电源电压的噪声仿真结果。红色曲线代表芯片输入电流的突变——在0.2纳秒内电流由0A变化到2A。蓝色曲线表示没有添加最后一组电容矩阵时IC芯片的电压曲线。与3.3V相比,电压的波动已经很小了,但还是超过了5%的规范要求。绿色曲线表示添加了第四组电容矩阵后电压的波动曲线,最终的设计满足了电源噪声小于165mV的规范要求。

可以用同样的方法分析电路板上其它的芯片,保证他们不受电源压降和地弹的影响。在本例中另外两芯片分别吸收100mA和50mA电流,相对来说,它们对噪声的贡献是很小的。
  
高速电路的PCB板级设计是十分具有挑战性的。为了保证电路的正确工作,需要精心设计电路的PDS,包括在电路板上添加数以百计的退耦电容,并且根据需要选择合适的电容值及其位置。采用对虚拟原型进行仿真的方法替代反复试验的设计方法来优化电路板的电源完整性设计,可以有效缩短设计周期并且节约设计成本。

作者: 蒋修国
来源: 硬件十万个为什么

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