发现这些细节,拯救电路很多人都一样,我们很多工程师在完成一个项目后,发现整个项目大部分的时间都花在“调试检测电路整改电路”这个阶段,也正是这个阶段,很多项目没有办法进行下去,停滞在那边。想要快速完成项目,摆脱实验调试时的烦闷,苦恼不知道问题出在哪里,那就快点了解下面这些电路设计中的细节!

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(1)为了获得具有良好稳定性的反馈电路,通常要求在反馈环外面使用一个小电阻或扼流圈给容性负载提供一个缓冲。

(2)积分反馈电路通常需要一个小电阻(约560欧)与每个大于10pF的积分电容串联。

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(3)在反馈环外不要使用主动电路进行滤波或控制EMC的RF带宽,而只能使用被动元件(最好为RC电路)。仅仅在运放的开环增益比闭环增益大的频率下,积分反馈方法才有效。在更高的频率下,积分电路不能控制频率响应。

(4)为了获得一个稳定的线性电路,所有连接必须使用被动滤波器或其他抑制方法(如光电隔离)进行保护。

(5)使用EMC滤波器,并且与IC相关的滤波器都应该和本地的0V参考平面连接。

(6)在外部电缆的连接处应该放置输入输出滤波器,任何在没有屏蔽系统内部的导线连接处都需要滤波,因为存在天线效应。另外,在具有数字信号处理或开关模式的变换器的屏蔽系统内部的导线连接处也需要滤波。

(7)在模拟IC的电源和地参考引脚需要高质量的RF去耦,这一点与数字IC一样。但是模拟IC通常需要低频的电源去耦,因为模拟元件的电源噪声抑制比(PSRR)在高于1KHz后增加很少。在每个运放、比较器和数据转换器的模拟电源走线上都应该使用RC或LC滤波。电源滤波器的拐角频率应该对器件的PSRR拐角频率和斜率进行补偿,从而在整个工作频率范围内获得所期望的PSRR。

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(8)对于高速模拟信号,根据其连接长度和通信的最高频率,传输线技术是必需的。即使是低频信号,使用传输线技术也可以改善其抗干扰性,但是没有正确匹配的传输线将会产生天线效应。

(9)避免使用高阻抗的输入或输出,它们对于电场是非常敏感的。

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(10)由于大部分的辐射是由共模电压和电流产生的,并且因为大部分环境的电磁干扰都是共模问题产生的,因此在模拟电路中使用平衡的发送和接收(差分模式)技术将具有很好的 EMC效果,而且可以减少串扰。平衡电路(差分电路)驱动不会使用0V参考系统作为返回电流回路,因此可以避免大的电流环路,从而减少RF辐射。

(11)比较器必须具有滞后(正反馈),以防止因为噪声和干扰而产生的错误的输出变换,也可以防止在断路点产生振荡。不要使用比需要速度更快的比较器(将dV/dt保持在满足要求的范围内,尽可能低)。

(12)有些模拟IC本身对射频场特别敏感,因此常常需要使用一个安装在PCB上,并且与 PCB的地平面相连接的小金属屏蔽盒,对这样的模拟元件进行屏蔽。

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围观 4

单片射频器件大大方便了一定范围内无线通信领域的应用,采用合适的微控制器和天线并结合此收发器件即可构成完整的无线通信链路。它们可以集成在一块很小的电路板上,应用于无线数字音频、数字视频数据传输系统,无线遥控和遥测系统,无线数据采集系统,无线网络以及无线安全防范系统等众多领域。

1 数字电路与模拟电路的潜在矛盾

如果模拟电路(射频) 和数字电路(微控制器) 单独工作可能各自工作良好,但是一旦将两者放在同一块电路板上,使用同一个电源供电一起工作,整个系统很可能就会不稳定。这主要是因为数字信号频繁的在地和正电源(大小3 V) 之间摆动,而且周期特别短,常常是ns 级的。由于较大的振幅和较小的切换时间,使得这些数字信号包含大量的且独立于切换频率的高频成分。而在模拟部分,从天线调谐回路传到无线设备接收部分的信号一般小于1μV。因此数字信号与射频信号之间的差别将达到10-6(120 dB) 。显然,如果数字信号与射频信号不能很好的分离,微弱的射频信号可能遭到破坏,这样一来,无线设备工作性能就会恶化,甚至完全不能工作。

2 RF 电路和数字电路做在同块PCB 上的常见问题

不能充分的隔离敏感线路和噪声信号线是常常出现的问题。如上所述,数字信号具有高的摆幅并包含大量高频谐波。如果PCB 板上的数字信号布线邻近敏感的模拟信号,高频谐波可能会耦合过去。RF 器件的最敏感节点通常为锁相环( PLL) 的环路滤波电路,外接的压控振荡器(VCO) 电感,晶振基准信号和天线端子,电路的这些部分应该特别仔细处理。

(1) 供电电源噪声

由于输入/ 输出信号有几V 的摆幅,数字电路对于电源噪声(小于50 mV) 一般可以接受。而模拟电路对于电源噪声却相当敏感,尤其是对毛刺电压和其他高频谐波。因此,在包含RF(或其他模拟) 电路的PCB 板上的电源线布线必须比在普通数字电路板上布线更加仔细,应避免采用自动布线。同时也应注意到,微控制器(或其他数字电路) 会在每个内部时钟周期内短时间突然吸入大部分电流,这是由于现代微控制器都采用CMOS 工艺设计。因此,假设一个微控制器以1 MHz 的内部时钟频率运行,它将以此频率从电源提取(脉冲) 电流,如果不采取合适的电源去耦,必将引起电源线上的电压毛刺。如果这些电压毛刺到达电路RF 部分的电源引脚,严重的可能导致工作失效,因此必须保证将模拟电源线与数字电路区域隔开。

(2) 不合理的地线

RF 电路板应该总是布有与电源负极相连的地线层,如果处理不当,可能产生一些奇怪的现象。对于一个数字电路设计者来说这也许难于理解,因为即使没有地线层,大多数数字电路功能也表现良好。而在RF 频段,即使一根很短的线也会如电感一样作用。粗略计算,每mm 长度的电感量约为1 nH , 434 MHz 时10 mmPCB 线路的感抗约为27 Ω。如果不采用地线层,大多数地线将会较长,电路将无法保证设计特性。

(3) 天线对其他模拟部分的辐射

在包含射频和其他部分的电路中,这一点经常被忽略。除了RF 部分,板上通常还有其他模拟电路。例如,许多微控制器内置模数转换器(ADC) 用于测量模拟输入以及电池电压或其他参数。如果射频发送器的天线位于此PCB 附近(或就在此PCB 上) ,发出的高频信号可能会到达ADC 的模拟输入端。不要忘记任何电路线路都可能如天线一样发出或接收RF 信号。如果ADC 输入端处理不合理,RF 信号可能在ADC输入的ESD二极管内自激,从而引起ADC 的偏差。

3 RF 电路和数字电路做在同块PCB 上的解决方案

以下给出在大多数RF 应用中的一些通用设计和布线策略。然而,遵循实际应用中RF 器件的布线建议更为重要。

(1) 一个可靠的地线层面

当设计有RF 元件的PCB 时,应该总是采用一个可靠的地线层。其目的是在电路中建立一个有效的0 V 电位点,使所有的器件容易去耦。供电电源的0 V 端子应直接连接在此地线层。由于地线层的低阻抗,已被去耦的两个节点间将不会产生信号耦合。对于板上多个信号幅值可能相差120 dB ,这一点非常重要。在表面贴装的PCB 上,所有信号布线在元件安装面的同一面,地线层则在其反面。理想的地线层应覆盖整个PCB ( 除了天线PCB 下方) 。如果采用两层以上的PCB ,地线层应放置在邻近信号层的层上(如元件面的下一层) 。另一个好方法是将信号布线层的空余部分也用地线平面填充,这些地线平面必须通过多个过孔与主地线层面连接。需要注意的是:由于接地点的存在会引起旁边的电感特性改变,因此选择电感值和布置电感是必须仔细考虑的。

(2) 缩短与地线层的连接距离

所有对地线层的连接必须尽量短,接地过孔应放置在(或非常接近) 元件的焊盘处。决不要让两个地信号共用一个接地过孔,这可能导致由于过孔连接阻抗在两个焊盘之间产生串扰。

(3) RF 去耦

去耦电容应该放置在尽可能靠近引脚的位置,每个需要去耦的引脚处都应采用电容去耦。采用高品质的陶瓷电容,介电类型最好是“ NPO” , “ X7R” 在大多数应用中也能较好工作。理想的选择电容值应使其串联谐振等于信号频率。例如434 MHz 时,SMD 贴装的100 p F 电容将良好工作,此频率时,电容的容抗约为4 Ω,过孔的感抗也在同样范围。串联的电容和过孔对于信号频率形成一个陷波滤波器,使之能有效的去耦。868 MHz 时,33 p F 电容是一个理想的选择。除了RF 去耦的小值电容,一个大值电容也应放置在电源线路上去耦低频,可选择一个2. 2 μF陶瓷或10μF 的钽电容。

(4) 电源的星形布线

星形布线是模拟电路设计中众所周知的技巧(如图1所示) 。星形布线———电路板上各模块具有各自的来自公共供电电源点的电源线路。在这种情况下,星形布线意味着电路的数字部分和RF 部分应有各自的电源线路,这些电源线应在靠近IC 处分别去耦。这是一个隔开来自数字

部分和来自RF 部分电源噪声的有效方法。如果将有严重噪声的模块置于同一电路板上,可以将电感(磁珠) 或小阻值电阻(10 Ω) 串联在电源线和模块之间,并且必须采用至少10 μF 的钽电容作这些模块的电源去耦。这样的模块如RS 232 驱动器或开关电源稳压器。

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(5) 合理安排PCB 布局

为减小来自噪声模块及周边模拟部分的干扰,各电路模块在板上的布局是重要的。应总是将敏感的模块( RF部分和天线) 远离噪声模块(微控制器和RS 232 驱动器)以避免干扰。

(6) 屏蔽RF 信号对其他模拟部分的影响

如上所述,RF 信号在发送时会对其他敏感模拟电路模块如ADC 造成干扰。大多数问题发生在较低的工作频段(如27 MHz) 以及高的功率输出水平。用RF 去耦电容(100p F) 连接到地来去耦敏感点是一个好的设计习惯。

(7) 在板环形天线的特别考虑

天线可以整体做在PCB 上。对比传统的鞭状天线,不仅节省空间和生产成本,机构上也更稳固可靠。惯例中,环形天线(loop antenna) 设计应用于相对较窄的带宽,这有助于抑制不需要的强信号以免干扰接收器。应注意到环形天线(正如所有其他天线) 可能收到由附近噪声信号线路容性耦合的噪声。它会干扰接收器,也可能影响发送器的调制。因此在天线附近一定不要布数字信号线路,并建议在天线周围保持自由空间。接近天线的任何物体都将构成调谐网络的一部分,而导致天线调谐偏离预想的频点,使收发辐射范围(距离) 减小。对于所有的各类天线必须注意这一事实,电路板的外壳(外围包装) 也可能影响天线调谐。同时应注意去除天线面积处的地线层面,否则天线不能有效工作。

(8) 电路板的连接

如果用电缆将RF 电路板连接到外部数字电路,应使用双绞线缆。每一根信号线必须和GND 线双绞在一起(DIN/ GND , DOUT/ GND , CS/ GND , PWR _ UP/ GND) 。切记将RF 电路板和数字应用电路板用双绞线缆的GND线连接起来,线缆长度应尽量短。给RF 电路板供电的线路也必须与GND 双绞(VDD/ GND) 。

4 结论

迅速发展的射频集成电路为从事无线数字音频、视频数据传输系统,无线遥控、遥测系统,无线数据采集系统,无线网络以及无线安全防范系统等设计的工程技术人员解决无线应用的瓶颈提供了最大的可能。同时,射频电路的设计又要求设计者具有一定的实践经验和工程设计能力。本文是笔者在实际开发中总结的经验,希望可以帮助众多射频集成电路开发者缩短开发周期,避免走不必要的弯路,节省人力和财力。

来源:EDN电子技术设计
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围观 9

设计高效和紧凑型 DC/DC 转换器的技巧由一群对转换设计所涉及之物理学和支持性数学知识有着深入了解、同时兼具一定程度之工作台经验的工程师负责实行。对于博德图、麦克斯韦方程组的深刻理解以及针对极点和零点的关注融入到了精致的 DC/DC 转换器设计中。然而,IC 设计师通常避开了对令人担忧之热问题的处置,这项工作常常落在封装工程师的身上。

对于负载点 (POL) 转换器而言,热量是个大问题,这类转换器空间紧凑,容纳了很多需要小心对待的 IC。POL 稳压器之所以产生热量,是因为还没有电压转换效率能达到 100%。结构、布局和热阻能使封装发热到什么程度? 封装的热阻不仅使 POL 稳压器的温度升高,还使 PCB 及周围组件的温度升高,因此增大了系统散热方案的复杂性、尺寸和成本。

人们主要通过两种方法来减少 PCB 上 DC/DC 转换器封装的热量:

  • 通过 PCB 散热:如果转换器 IC 能够表面贴装,那么 PCB 中能传导热量的铜质通孔和铜箔层可以从封装底部散出热量。如果封装至 PCB 的热阻足够低,那么用这种方法就能够充分散热。
  • 增加空气流动:冷的气流可以给封装散热 (或者更准确地说,热量传递到了与封装表面接触和温度更低且快速运动的空气分子中)。

当然,存在无源和有源散热方法,为讨论简便起见,我们把无源和有源散热方法都归为上述第二种方法的子集。

当面对组件温度上升问题时,PCB 设计师可以在一些标准散热方法中寻找常用方法:使用更多的铜、散热器或更大、更快的风扇,或者只是更大的空间─增大 PCB 空间和 PCB 上组件之间的距离或加厚 PCB 层。

上述任一方法都可用来在 PCB 上使系统保持在安全温度限度内,但是采用这些方法有可能降低最终产品的市场竞争优势。最终产品 (例如路由器) 也许因此需要更大的外壳以容许在 PCB 上进行必要的组件分隔,或者也许因为增加更快速的风扇以增强空气流动而变得噪声相对较大。在各公司凭借紧凑性、计算能力、数据传输速率、效率和成本优势参与竞争的市场上,这就可能使最终产品显得较差。

要围绕大功率 POL 稳压器实现成功的热量管理需要选择恰当的稳压器,这需要进行细致的调研。本文展示怎样选择稳压器才能简化电路板设计师的工作。

▌ 不要仅靠功率密度评判 POL 稳压器

若干市场因素导致需要改进电子设备的热性能。最显然的是:即使产品尺寸在缩小,性能却不断改进。例如, 28nm 至 20nm 和低于 20nm 的数字器件消耗更大的功率以提高性能,因为创新性设备的设计师运用尺寸更小的工艺技术制造速度更快、更纤巧、噪声更低和效率更高的器件。从这种趋势可以得出显然的结论,POL 稳压器必须提高功率密度:(功率)/(体积) 或者 (功率)/(面积)。

在有关稳压器的文献中,功率密度常常出现在性能规格的标题中,这并不意外。出色的功率密度能够使稳压器脱颖而出,当设计师在大量可用稳压器之中进行选择时,这样的功率密度成为可引用的规格参数。一个 40W/cm2 的稳压器一定好于一个 30W/cm2 的稳压器。

产品设计师要想在空间更加拥挤的情况下提供更大的功率,出色的功率密度数字会首先闪现在脑海中,成为实现最快、最小、最安静、最高效产品的显然途径,如同用马力比较汽车性能一样。但是,在实现成功的最终设计时,功率密度有多重要? 重要性比想象的低。

一个 POL 稳压器必须满足其应用的需求。在选择 POL 稳压器时,必须确保其能够在 PCB 上完成任务,在 PCB 上,热量处理可能成就该应用,也可能毁了该应用。以下推荐的一步一步选择 POL 稳压器的过程就优先考虑了热性能:

  • 忽视功率密度数字:功率密度规格忽视了热降额问题,而热降额对有效、真实的 “功率密度” 有相当大的影响。

  • 查看稳压器的热降额曲线:一个详细叙述、特征完备的 POL 稳压器应该有一些图形,规定了在不同输入电压、输出电压和气流速度时的输出电流。数据表中应该显示 POL 稳压器在真实工作条件下的输出电流能力,以便按照其热性能和负载电流能力判断该稳压器是否合适。它满足系统的典型和最高环境温度及气流速度要求吗? 请记住,输出电流降额与器件的热性能有关。这两点密切相关,同等重要。

  • 考虑效率问题:是的,效率不是第一个需要考虑的问题。当单独考虑时,效率值可能不代表准确的 DC/DC 稳压器热特性。当然,在计算输入电流和负载电流、输入功耗、功耗及结温时,需要效率数字。但是,效率值必须与输出电流降额以及其他与器件及其封装有关的热量数据结合起来考虑。

    例如,效率为 98% 的 DC/DC 降压型转换器是令人印象深刻的;当该转换器还有出色的功率密度数字时,会令人印象更加深刻。你会购买这样的稳压器而不是效率较低、功率密度较低的稳压器吗? 一位有实际经验的工程师会问一问看似不重要的 2% 效率损失的影响。在工作时,损失的功率怎样转换成封装温度上升? 在 60°C 环境温度、200LFM 气流时,高功率密度、高效率稳压器的结温是多少? 看一看超出所列 25°C 室温下的典型数字以外的情况。在 −40°C、85°C 或 125°C 的极端温度下测得的最大值和最小值是多少? 在高功率密度时,封装的热阻上升很高以至于结温急剧上升到超过安全工作温度了吗? 一个效率令人印象深刻但是价格昂贵的稳压器需要降额到什么程度? 降额的输出电流值限制了输出功率能力以至于器件的高价格不再合理了吗?

  • 考虑 POL 稳压器是否易于冷却:数据表中提供的封装热阻值是仿真和计算器件的结温、环境温度及外壳温度上升的关键。因为表面贴装封装中的大部分热量是从封装底部流向 PCB 的,所以数据表中必须给出清楚的布局指南并探讨有关热量测量的问题,以在产生系统原型时最大限度减少意外的发生。

一个设计良好的封装应该均匀、高效地通过其表面散出热量,消除会降低 POL 稳压器可靠性的热点。如上所述,PCB 负责吸收和送出表面贴装 POL 稳压器的大部分热量。但是,在如今组件密集排列的复杂系统中,普遍采用了强制空气流动,一个设计巧妙的 POL 稳压器还应该利用这种“免费”的冷却机会,消除 MOSFET、电感器等发热组件产生的热量。

▌ 将热量引导到封装顶部并进入空气中

大功率开关 POL 稳压器依靠电感器或变压器将输入电源电压转换成稳定的输出电压。在非隔离式降压型 POL 稳压器中,器件使用一个电感器。该电感器和 MOSFET 等伴随性开关组件在 DC/DC 转换时产生热量。

大约 10 年前,一种新的封装技术进步使得包括磁性组件在内的整个 DC/DC 稳压器电路可以设计成能够放入模制塑料封装中,称为模块或 SiP,模制塑料封装内部产生的热量大部分通过封装底部送到 PCB 中。改进封装散热能力的任何传统方法都会导致封装增大,例如在表面贴装封装顶部附着一个散热器。

几年前开发出了一种创新性模块封装方法,该方法利用可用气流帮助冷却。这种封装设计将一个散热器集成到模块封装中并完全模制化。在封装内部,散热器底部直接连至产生热量的 MOSFET 和电感器,而散热器顶部是一个裸露于封装顶部的平坦表面。这种新的封装内散热方法使器件能够凭借气流快速冷却 (如需举例,请观看 LTM4620 技术视频短片 www.linear.com.cn/solutions/4936) 。

▌ 垂直结构:用叠置电感器作为散热器的 POL 模块型稳压器

POL 稳压器中的电感器的大小取决于电压、开关频率、需要处理的电流及其结构。在模块化构成方法中,包括电感器在内的 DC/DC 电路完全模制并密封在一个塑料封装中,就像一个 IC 一样,与其他任何组件相比,电感器对封装的厚度、体积和重量的决定性都更大。电感器也是一个重要的发热源。

上述将散热器集成到封装中的方法有助于将 MOSFET 和电感器的热量传导到封装顶部,然后可以将热量散到空气、冷却板或无源散热器中。相对小型的小电流电感器很容易装入塑料模制封装中,这时这种方法很有效,但是当 POL 稳压器使用较大型、较大电流的电感器时,这种方法就不那么有效了,这时在封装内部放置磁性组件会迫使其他电路组件分隔得更远,从而显著扩大了封装在 PCB 上的占板面积。为了保持很小的占板面积,同时改善散热,封装工程师开发出了另一种巧妙的方法:垂直、叠置或 3D (图 1) 结构。

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图 1:大功率 POL稳压器模块用 3D (垂直) 封装技术升高了电感器,并使电感器裸露于气流中作为散热器使用。DC/DC 电路安装在电感器之下的衬底上,因此最大限度减小了所需占用的 PCB 面积,同时提高了热性能。

▌ 具裸露叠置电感器的 3D 封装:保持很小的占板面积、增大功率并改善散热

很小的 PCB 占板面积、更大的功率和更好的热性能,用 3D 封装可以同时获得这 3 种优势,3D 封装是一种新的 POL 稳压器构建方法 (图 1)。LTM4636 是一款 µModule 稳压器,内置了 DC/DC 稳压器 IC、MOSFET、支持性电路和一个大型电感器,以降低输出纹波,并从 12V 输入向精确稳定的 3.3V 至 0.6V 提供 40A 负载电流。4 个并联运行的 LTM4636 器件可均分电流,以提供 160A 负载电流。封装的占板面积仅为 16mm x 16mm。该系列的另一个稳压器 LTM4636-1 检测过热和输入 /输出过压情况,可断开上游电源或断路器以保护自身及其负载。

马力倡导者可以计算 LTM4636 的功率密度,而且所得数字可以安全地标榜为令人印象深刻,但是如上所述,功率密度数字没有讲出完整故事。这种 µModule 稳压器还为系统设计师带来了其他重要益处:令人印象深刻的 DC/DC 转化器效率带来的卓越热性能和无与伦比的散热能力。

为了最大限度减小稳压器的占板面积 (16mm x 16mm BGA),该电感器被升高了,并固定在两个铜引线框架结构上,以便其他电路组件 (二极管、电阻器、MOSFET、电容器、DC/DC IC) 可以焊接到电感器之下的衬底上。如果电感器放置在衬底上,µModule 稳压器很容易就能占用超过 1225mm2 的 PCB 面积,而不是 256mm2 占板面积 (图 2)。

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图 2:LTM4636 的叠置电感器同时作为散热器,该器件作为一个完整的 POL 解决方案,以很小的占板面积实现了令人印象深刻的热性能。

叠置电感器结构为系统设计师提供了紧凑的 POL 稳压器,并额外提供了出色的热性能优势。LTM4636 中的叠置电感器没有像其余组件那样,用塑料完全模制 (密封)。相反,电感器直接裸露于气流中。电感器外壳采用了圆角形状,以改善空气动力学特性 (实现最小流阻)。

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图 3:LTM4636 模制微型模块的热性能显示,热量轻而易举地转移到了裸露于气流中的电感器封装上。

▌ 热性能和效率

LTM4636 是一款受益于 3D 封装技术或组件级封装 (CoP) 的 40A µModule 稳压器,如图 1 所示。封装体是一个完全模制的 16mm x 16mm x 1.91mm BGA 封装。LTM4636 的电感器叠置在模制封装的顶部,从 BGA 焊球 (总共 144 个) 到电感器顶部的总封装高度为 7.16mm。

除了从顶部散热,LTM4636 还设计为从封装底部向 PCB 高效率散热。该器件有 144 个 BGA 焊球成排地专用于大电流流经的 GND、VIN 和 VOUT 。这些焊球合起来起到向 PCB 散热的作用。LTM4636 为从封装顶部和底部散热而进行了优化。

甚至在 12V 输入 / 1V 输出这么大的转换比以及 40A (40W) 满负载电流和标准 200LFM 气流的情况下工作,LTM4636 的封装温度也仅上升至比环境温度 (25°C 至 26.5°C) 高 40°C。图 4 显示了 LTM4636 在这些条件下的热像。

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图 4:稳压器在 40W 时的热像显示,温度仅上升 40°C

图 5 显示了输出电流热降额结果。在 200LFM 时,LTM4636 在环境温度高达 83°C 时,提供令人印象深刻的 40A 满电流。20A 半电流降额仅发生在 110°C 的过高环境温度时。这样一来,只要有一定的气流可用,就允许 LTM4636 以高容量运行。

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图 5:热降额图形显示,在环境温度高达 83°C 和 200LFM 时,提供 40A 满电流

图 6 所示的高转换效率主要是由高性能 MOSFET 和强大的 LTM4636 驱动器产生的。例如,一个 12V 输入电源降压型 DC/DC 控制器:

  • 在 12V 输入至 3.3V、25A 输出时,实现 95% 的效率

  • 在 12V 输入至 1.8V、40A 输出时,实现 93% 的效率

  • 在 12V 输入至 1V、40A 输出时,实现 88% 的效率

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图 6:在各种输出电压时的高 DC/DC 转换效率

▌ 具热平衡的 140W、可扩展 4 x 40A µModule POL 稳压器

一个 LTM4636 规定提供 40A 负载电流。两个采用电流均分模式 (或并联) 的 LTM4636 可支持 80A 电流,而 4 个并联的 LTM4636 支持 160A 电流。用并联 LTM4636 扩展电源很容易:简单地拷贝和粘贴单个稳压器布局即可,如图 7 (符号和布局可用) 所示。

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图 7:放置并联 LTM4636 很容易。简单地复制单通道布局即可。

LTM4636 的电流模式架构在 40A 构件之间实现精确的电流均分。精确的电流均分又产生一个在器件之间均匀分散热量的电源。图 8 显示,在 4 个 µModule 组成的 160A 稳压器中,所有器件运行时相互之间的温度差都在 1°C 之内,从而确保每个器件都不会过载或过热。这极大地简化了散热。

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图 8:在 4 个并联运行的 LTM4636 之间精确均分电流,就 160A 应用而言温度仅上升 40°C。

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图 9:提供 140W 功率的 4 个 µModule稳压器的效率

图 10 显示了完整的 160A 设计。请注意,LTM4636 相互之间不同相运行无需时钟器件,时钟和相位控制已包含在器件中。多相运行降低了输出和输入纹波电流,减少了所需输入和输出电容器数量。图 10 中的 4 个 LTM4636 以 90° 相位差运行。

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图 10:140W 稳压器由 4 个并联运行的 LTM4636 构成,提供精确的电流均分以及从 12V 输入至 0.9V、160A 输出的高效率转换。

结 论

为组件密集排列的系统选择 POL 稳压器需要严格审查器件电压和电流额定值以外的规格参数。对封装热特性的评估是必不可少的,因为这一特性决定了冷却成本、PCB 成本和最终产品的大小。3D (又称为叠置、垂直、CoP) 技术的进步允许大功率 POL 模块型稳压器占用很小的 PCB 面积,但更重要的是,实现了高效率冷却。LTM4636 是第一个受益于这种叠置封装技术的 µModule 稳压器系列的首款器件。作为一款以叠置电感器为散热器的 40A POL µModule 稳压器,该器件提供 95% 至 88% 的效率,满负载时温度仅上升 40°C,占用 16mm x 16mm PCB 面积。LTM4636 的视频介绍在 www.linear.com.cn/LTM4636 上提供。

本文转载自凌力尔特

围观 13

对于新手来说,在单片机的电路设计中可能不会很注意电路设计中电磁干扰对设计本身的输入输出的影响,但是对于一个电子工程师来说其中的厉害关系就不言而喻了,它不仅关系了单片机在控制在中的能力和准确度,还关系到企业在行业中的竞争。

对电磁干扰的设计我们主要从硬件和软件方面进行设计处理,下面就是从单片机的PCB设计到软件处理方面来介绍对电磁兼容性的处理。

一、影响EMC的因数

1.电压

电源电压越高,意味着电压振幅越大,发射就更多,而低电源电压影响敏感度。

2.频率

高频产生更多的发射,周期性信号产生更多的发射。在高频单片机系统中,当器件开关时产生电流尖峰信号;在模拟系统中,当负载电流变化时产生电流尖峰信号。

3.接地

在所有EMC题目中,主要题目是不适当的接地引起的。有三种信号接地方法:单点、多点和混合。在频率低于1MHz时,可采用单点接地方法,但不适宜高频;在高频应用中,最好采用多点接地。混合接地是低频用单点接地,而高频用多点接地的方法。地线布局是关键,高频数字电路和低电平模拟电路的接地电路尽不能混合。

4.PCB设计

适当的印刷电路板(PCB)布线对防止EMI是至关重要的。

5.电源往耦

当器件开关时,在电源线上会产生瞬态电流,必须衰减和滤掉这些瞬态电流。来自高di/dt源的瞬态电流导致地和线迹“发射”电压,高di/dt产生大范围的高频电流,激励部件和线缆辐射。流经导线的电流变化和电感会导致压降,减小电感或电流随时间的变化可使该压降最小。

二、对干扰措施的硬件处理方法

1.印刷线路板(PCB)的电磁兼容性设计

PCB是单片机系统中电路元件和器件的支撑件,它提供电路元件和器件之间的电气连接。随着电子技术的飞速发展,PCB的密度越来越高。PCB设计的好坏对单片机系统的电磁兼容性影响很大,实践证实,即使电路原理图设计正确,印刷电路板设计不当,也会对单片机系统的可靠性产生不利影响。例如,假如印刷电路板的两条细平行线靠的很近,会形成信号波形的延迟,在传输线的终端形成反射噪声。因此,在设计印刷电路板的时候,应留意采用正确的方法,遵守PCB设计的一般原则,并应符合抗干扰的设计要求。要使电子电路获得最佳性能,元器件的布局及导线的布设是很重要的。

2.输入/输出的电磁兼容性设计

在单片机系统中输进/输出也是干扰源的传导线,和接收射频干扰信号的拾检源,我们设计时一般要采取有效的措施:

①采用必要的共模/差模抑制电路,同时也要采取一定的滤波和防电磁屏蔽措施以减小干扰的进进。

②在条件许可的情况下尽可能采取各种隔离措施(如光电隔离或者磁电隔离),从而阻断干扰的传播。

3.单片机复位电路的设计

在的单片机系统中,看门狗系统对整个单片机的运行起着特别重要的作用,由于所有的干扰源不可能全部被隔离或往除,一旦进进CPU干扰程序的正常运行,那么复位系统结合软件处理措施就成了一道有效的纠错防御的屏障了。常用的复位系统有以下两种:

①外部复位系统。外部“看门狗”电路可以自己设计也可以用专门的“看门狗”芯片来搭建。然而,他们各有优缺点,大部分专用“看门狗”芯片对低频“喂狗”信号不能响应,而高频“喂狗”信号都能响应,使其在低频“喂狗”信号下产生复位动作而在高频的“喂狗”信号下不产生复位动作,这样,假如程序系统陷进一个死循环,而该循环中恰巧有着“喂狗”信号的话,那么该复位电路就无法实现它的应有的功能了。然而,我们自己可以设计一个具有带通的“喂狗”电路和其他复位电路构成的系统就是一个很有效外部监控系统了。

②现在越来越多的单片机都带有自己的片上复位系统,这样用户就可以很方便的使用其内部的复位定时器了,但是,有一些型号的单片机它的复位指令太过于简单,这样也会存在象上述死循环那样的“喂狗”指令,使其失往监控作用。有一些单片机的片上复位指令就做的比较好,一般他们把“喂狗”信号做成固定格式的多条指令依顺序来执行,假如有一定错误则该“喂狗”操纵无效,这样就大大进步了复位电路的可靠性。

4.振荡器

大部分的单片机都有一个耦合于外部晶体或陶瓷谐振器的振荡器电路。在PCB上,要求外接是电容、晶体或陶瓷谐振器的引线越短越好。RC振荡器对干扰信号有潜伏的敏感性,它能产生很短的时钟周期,因而最好选晶体或陶瓷谐振器。另外,石英晶体的外壳要接地。

5.防雷击措施

室外使用的单片机系统或从室外排挤引进室内的电源线、信号线,要考虑系统的防雷击题目。常用的防雷击器件有:气体放电管、TVS(TransientVoltageSuppression)等。气体放电管是当电源的电压大于某一数值时,通常为数十V或数百V,气体击穿放电,将电源线上强冲击脉冲导进大地。TVS可以看成两个并联且方向相反的齐纳二极管,当两端电压高于某一值时导通。其特点是可以瞬态通过数百乃上千A的电流。

三、对干扰措施的软件处理方法

电磁干扰源所产生的干扰信号在一些特定的情况下(比如在一些电磁环境比较恶劣的情况下)是无法完全消除的,终极将会进进CPU处理的的核心单元,这样在一些大规模集成电路经常会受到干扰,导致不能正常工作或在错误状态下工作。特别是像RAM这种利用双稳态进行存储的器件,往往会在强干扰下发生翻转,使原来存储的“0”变为“1”,或者“1”变为“0”;一些串行传输的时序及数据会因干扰而发生改变;更严重的会破坏一些重要的数据参数等;造成的后果往往是很严重的。在这种情况下软件设计的好坏直接影响到整个系统的抗干扰能力的高低。

1.程序会由于电磁干扰大致会一下几种情况:

①程序跑飞。

这种情况是最常见的干扰结果,一般来说有一个好的复位系统或软件帧测系统即可,对整个运行系统的不会产生太大的影响。

②死循环或不正常程序代码运行。

当然这种死循环和不正常程序代码并非设计职员有意写进的,我们知道程序的指令是由字节组成的,有的是单字节指令而有的是多字节指令,当干扰产生后使得PC指针发生变化,从而使原来的程序代码发生了重组产生了不可猜测的可执行的程序代码,那么,这种错误是致命的,它会有可能会往修改重要的数据参数,有可能产生不可猜测的控制输出等一系列错误状态。

2.对重要参数储存的措施

一般情况下,我们可以采用错误检测与纠正来有效地减少或避免这种情况的出现。根据检错、纠错的原理,主要思想是在数据写进时,根据写进的数据天生一定位数的校验码,与相应的数据一起保存起来;当读出时,同时也将校验码读出,进行判决。假如出现一位错误则自动纠正,将正确的数据送出,并同时将改正以后的数据回写覆盖原来错误的数据;假如出现两位错误则产生中断报告,通知CPU进行异常处理。所有这一切动作都是靠软件设计自动完成的,具有实时性和自动完成的特点。通过这样的设计,能大大进步系统的抗干扰能力,从而进步系统的可靠性。

检错与纠错原理:

首先来看看检错和纠错的基本原理。进行差错控制的基本思想是在信息码组中以一定规则加进不同方式的冗余码,以便在信息读出的时候依靠多余的监视码或校码码来发现或自动纠正错误。

针对误码发生的特点,即错误发生的随机性和小概任性,它几乎总是随机地影响某个字节中的某一位(bit),因此,假如能够设计自动纠正一位错误,而检查两位错误的编码方式。就可以大大进步系统的可靠性。

3.对RAM和FLASH(ROM)的检测

在编制程序时我们最好是写进一些检测程序来测试RAM和FLASH(ROM)的数据代码,看有无发生错误,一旦发生要立即纠正,纠正不了的要及时给出错误指示,以便用户往处理。

另外,在编制程序时加进程序冗余是不可缺少的。在一定的地方加进三条或三条以上NOP指令对程序的重组有着很有效防止作用。同时,在程序的运行状态中要引进标志数据和检测状态,从而及时发现和纠正错误产生。

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围观 17

随着信号的沿变化速度越来越快,今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化,PCB板上电源层与地层间的电压在电路板的各处都不尽相同,从而影响到IC芯片的供电,导致芯片的逻辑错误。为了保证高速器件的正确动作,设计者应该消除这种电压的波动,保持低阻抗的电源分配路径。

为此,你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容,每一个电容的容值应该是多大,并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容,而另一方面电路板上的空间是有限而宝贵的,这些细节上的考虑可能决定设计的成败。

反复试验的设计方法既耗时又昂贵,结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况,对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程,该设计用于光纤 /宽带无线网络。软件仿真工具使用Ansoft的SIwave,SIwave基于混合全波有限元技术,可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和 Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的,SIwave可以有效的进行全面的分析,其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。

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图1, SIwave中xDSM电路板的PCB版图,左边是两个高速总线,右边是三个Xilinx的FPGA。

xDSM电路板的尺寸,也就是电源层和地层的尺寸是11×7.2 英寸(28×18.3 厘米)。电源层和地层都是1.4mil厚的铜箔,中间被23.98mil厚的衬底隔开。   

为了理解对电路板的设计,首先考虑xDSM电路板的裸板(未安装器件)特性。根据电路板上高速信号的上升时间,你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样,电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解,你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。

图2所示在0.54GHz的谐振模式下,电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式,情况也是如此。但并非在所有的谐振模式下都是如此,例如在1.07GHz、 1.64GHz和1.96 GHz的高阶谐振模式下,电路板中心处的电压差变化是不为零的。

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图2, 正弦信号激励电路板谐振于0.54GHz时的电压分布情况。

  
找到零压差变化点有助于我们将需要在短时间内产生大量电流变化的器件放置于此。例如,如果要将一块Xinlix的FPGA芯片放在电路板上,该芯片会在 0.2纳秒内产生2A的输入电流变化。如此短时间内的大电流变化将带来电路板的电源完整性问题,会使电路板产生各种模式的谐振,导致电源层和地层电压的不均匀。然而,电路板中心处在某些谐振模式下具有零压差变化的特性,因此将FPGA芯片放置于此可以避免电路板产生这些低频的谐振模式。FPGA芯片不能激发这些低频谐振模式,是由于从电路板的中心处将无法耦合至这些谐振模式。

图3中的紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振。事实上,峰值出现在高阶的谐振频率1.07GHz、1.64GHz和1.96GHz上,而不是低阶的谐振频率0.54GHz、0.81GHz和0.97GHz上,这正如我们所料。

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图3, 紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振;绿色曲线表示当将芯片放置偏移中心位置时的响应。

尽管器件的布局与放置的位置有助于减小电源完整性的问题,但它们并不能解决所有的问题。首先,你不能将所有的关键器件放在电路板的中心。通常情况下,器件放置的灵活性是有限的。其次,在任何给定的位置总有一些谐振模式会被激发。例如,图3中绿色曲线表示当你将芯片放置在沿某一坐标轴偏移中心位置时, 0.54GHz的谐振模式将被激发。成功的设计电路板的PDS(电源分配系统)的关键在于在合适的位置增加退耦电容,以保证电源的完整性和在足够宽的频率范围内保证地弹噪声足够小。  
 
退耦电容

设想FPGA在0.2纳秒的上升沿吸入2A的电流,此时电源电压会暂时降低(压降),而地平面电压会暂时被拉高(地弹)。其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容(图4a)。
  
由于电流的瞬变值为2A,电压的瞬变值由V=Z×I决定,Z是从芯片端看出的阻抗,因此,为了避免电压的尖峰波动,在从直流到信号带宽的频率范围内,Z值必须低于某一门限值。(图4b)

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图4,其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容;为了避免电压的尖峰波动,在从直流到信号带宽的频率范围内,Z值必须低于某一门限值。图中虚线部分即为PDS阻抗应该满足的目标区域。  

在该设计中,为了保持电源完整性,电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗165mV/2A=82.5mΩ,图4中虚线部分即为PDS阻抗应该满足的目标区域。   

对于最低频率,通常是1kHz或者更低的频率——电源满足阻抗特性的要求,电源和地层的结构通常不会破坏阻抗特性,因为它们呈现低电阻与电感特性。而当频率高于1kHz时,电流通路的互感大到足以使电压超过限定值,根据:

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对于更高的频率,退耦电容作为电源层与地层之间的低阻抗连接是必要的。需要满足PDS阻抗要求的信号带宽可由下式估计:

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在该设计中,其带宽为1.75GHz。为了达到这么宽的带宽,通常需要在MHz信号区域放置很多高频瓷片电容,在kHz信号区域放置体积较大的电解电容。这些电容矩阵与其它器件共同占用宝贵的电路板空间。在反复试验的设计方法中,物理原型是不可缺少的,而虚拟原型技术使设计者可以在不需要物理原型的基础上解决这个问题。  

为PCB板设计PDS,例如此例中的xDSM板,使用SIwave可以在IC芯片处放置一个端口,计算电路板在适当带宽内的输入阻抗。图5中红色曲线显示的是电路板上无电容时的阻抗。阻抗轴与频率轴都取对数坐标。仿真显示了电路板本身电容的影响而忽略了经过电源的低感应电流回路。从图中可以看出,阻抗随着频率的减少而增加,但由于经过电源的回路也有低阻抗,因此这种关系并不是严格的。

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图5,红色曲线显示的是电路板上无电容时的阻抗;深蓝色曲线是经过重新设计后的阻抗特性;浅蓝色曲线是又增加10nF电容矩阵后的阻抗曲线;绿色曲线表示再次增加1nF电容矩阵后的结果。   

根据Z=1/(j•C),红色曲线中的直线部分表明电路板本身的电容为74nF。为了使阻抗在1MHz处低于目标阻抗82.5mΩ,电容值至少应为 2μF——几乎是电路板本身电容的30倍。为此首先需要增加22个0.1μF的电容矩阵。图中深蓝色曲线是经过重新设计后的阻抗特性。在大多数的频率范围内,设计满足了阻抗特性的要求。但在带宽的高端,电容的ESL(等效串联电感)、ESR(等效串联电阻)以及由电容间距带来的附加电感使阻抗曲线没有达到阻抗特性要求。   

由于更小的电容具有更小的ESL和ESR值,因此增加旁路有助于提高其高频特性。图5中的浅蓝色曲线是又增加10nF电容矩阵后的阻抗曲线。绿色曲线表示再次增加1nF电容矩阵后的结果。每一级别电容矩阵的增加都提高了阻抗特性,但结果仍然刚刚满足阻抗特性的要求。   

在设计的这个阶段,设计者可以增加电磁仿真与电路仿真一起来完成设计。这种方法使设计者可以精确地为低端的阻抗建模,包括电源的负载效应。它也可以直接仿真电源管脚上的噪声从而直接验证电源层噪声,避免对电源层阻抗的过多分析导致的不必要的设计开销。  

首先应在选定的位置添加输入和输出端口。上文已经在一个IC芯片处添加了端口,接着应该在电源输入端添加一个端口,同时在其它两块芯片的安装位置添加两个端口。然后在SIwave中你可以进行宽频扫描,在整个带宽内获得4×4的S参数散射矩阵。接下来可以使用Full-Wave Spice产生与Spice兼容的电路文件以便在电路仿真环境中进一步分析。   

在产生的电路文件中,PCB板在电路的中心位置。电路文件还包括 FPGA的模型——伴有一个电流探针和一个差分电压探针的电流源。Full-wave Spice创建的Spice电路还包括上文提到的三个电容矩阵。如果在IC处再增加第四个电容矩阵将进一步减小高端阻抗。电路还包括一个直流电源,电源伴有少量容值从1nF到100μF的退耦电容。另外还包括其它两个IC芯片的模型,周围伴有少量100nF的电容矩阵。

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图6,蓝色和绿色曲线分别表示在没有添加和添加最后一组电容矩阵后IC芯片的电源完整性曲线;红色曲线代表芯片输入电流的突变。   

图6显示了FPGA的电源电压的噪声仿真结果。红色曲线代表芯片输入电流的突变——在0.2纳秒内电流由0A变化到2A。蓝色曲线表示没有添加最后一组电容矩阵时IC芯片的电压曲线。与3.3V相比,电压的波动已经很小了,但还是超过了5%的规范要求。绿色曲线表示添加了第四组电容矩阵后电压的波动曲线,最终的设计满足了电源噪声小于165mV的规范要求。

可以用同样的方法分析电路板上其它的芯片,保证他们不受电源压降和地弹的影响。在本例中另外两芯片分别吸收100mA和50mA电流,相对来说,它们对噪声的贡献是很小的。
  
高速电路的PCB板级设计是十分具有挑战性的。为了保证电路的正确工作,需要精心设计电路的PDS,包括在电路板上添加数以百计的退耦电容,并且根据需要选择合适的电容值及其位置。采用对虚拟原型进行仿真的方法替代反复试验的设计方法来优化电路板的电源完整性设计,可以有效缩短设计周期并且节约设计成本。

作者: 蒋修国
来源: 硬件十万个为什么

围观 9

没有阻抗控制的话,将引发相当大的信号反射和信号失真,导致设计失败。常见的信号,如PCI总线、PCI-E总线、USB、以太网、DDR内存、LVDS信号等,均需要进行阻抗控制。阻抗控制最终需要通过PCB设计实现,对PCB板工艺也提出更高要求,经过与PCB厂的沟通,并结合EDA软件的使用,按照信号完整性要求去控制走线的阻抗。

不同的走线方式都是可以通过计算得到对应的阻抗值。

微带线(microstrip line)

•它由一根带状导线与地平面构成,中间是电介质。如果电介质的介电常数、线的宽度、及其与地平面的距离是可控的,则它的特性阻抗也是可控的,其精确度将在±5%之内。

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带状线(stripline)

带状线就是一条置于两层导电平面之间的电介质中间的铜带。如果线的厚度和宽度,介质的介电常数,以及两层接地平面的距离都是可控的,则线的特性阻抗也是可控的,且精度在10%之内。

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多层板的结构:
为了很好地对PCB进行阻抗控制,首先要了解PCB的结构:

通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的,芯板是一种硬质的、有特定厚度的、两面包铜的板材,是构成印制板的基础材料。而半固化片构成所谓的浸润层,起到粘合芯板的作用,虽然也有一定的初始厚度,但是在压制过程中其厚度会发生一些变化。

通常多层板最外面的两个介质层都是浸润层,在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格,一般有0.5OZ、1OZ、2OZ(1OZ约为35um或1.4mil)三种,但经过一系列表面处理后,外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜,其最终厚度与原始厚度相差很小,但由于蚀刻的原因,一般会减少几个um。

多层板的最外层是阻焊层,就是我们常说的“绿油”,当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定,在表面无铜箔的区域比有铜箔的区域要稍厚一些,但因为缺少了铜箔的厚度,所以铜箔还是显得更突出,当我们用手指触摸印制板表面时就能感觉到。

当制作某一特定厚度的印制板时,一方面要求合理地选择各种材料的参数,另一方面,半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构:

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PCB的参数:

不同的印制板厂,PCB的参数会有细微的差异,通过与电路板厂技术支持的沟通,得到该厂的一些参数数据:

表层铜箔:可以使用的表层铜箔材料厚度有三种:12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um。

芯板:我们常用的板材是S1141A,标准的FR-4,两面包铜,可选用的规格可与厂家联系确定。

半固化片:

规格(原始厚度)有7628(0.185mm),2116(0.105mm),1080(0.075mm),3313(0.095mm ),实际压制完成后的厚度通常会比原始值小10-15um左右。同一个浸润层最多可以使用3个半固化片,而且3个半固化片的厚度不能都相同,最少可以只用一个半固化片,但有的厂家要求必须至少使用两个。如果半固化片的厚度不够,可以把芯板两面的铜箔蚀刻掉,再在两面用半固化片粘连,这样可以实现较厚的浸润层。

阻焊层:铜箔上面的阻焊层厚度C2≈8-10um,表面无铜箔区域的阻焊层厚度C1根据表面铜厚的不同而不同,当表面铜厚为45um时C1≈13-15um,当表面铜厚为70um时C1≈17-18um。

导线横截面:我们会以为导线的横截面是一个矩形,但实际上却是一个梯形。以TOP层为例,当铜箔厚度为1OZ时,梯形的上底边比下底边短1MIL。比如线宽5MIL,那么其上底边约4MIL,下底边5MIL。上下底边的差异和铜厚有关,下表是不同情况下梯形上下底的关系。

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介电常数:半固化片的介电常数与厚度有关,下表为不同型号的半固化片厚度和介电常数参数:

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板材的介电常数与其所用的树脂材料有关,FR4板材其介电常数为4.2—4.7,并且随着频率的增加会减小。

介质损耗因数:电介质材料在交变电场作用下,由于发热而消耗的能量称之谓介质损耗,通常以介质损耗因数tanδ表示。S1141A的典型值为0.015。
能确保加工的最小线宽和线距:4mil/4mil。

阻抗计算的工具简介:

当我们了解了多层板的结构并掌握了所需要的参数后,就可以通过EDA软件来计算阻抗。可以使用Allegro来计算,但这里向大家推荐另一个工具Polar SI9000,这是一个很好的计算特征阻抗的工具,现在很多印制板厂都在用这个软件。

无论是差分线还是单端线,当计算内层信号的特征阻抗时,你会发现Polar SI9000的计算结果与Allegro仅存在着微小的差距,这跟一些细节上的处理有关,比如说导线横截面的形状。但如果是计算表层信号的特征阻抗,我建议你选择Coated模型,而不是Surface模型,因为这类模型考虑了阻焊层的存在,所以结果会更准确。下图是用Polar SI9000计算在考虑阻焊层的情况下表层差分线阻抗的部分截图:

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由于阻焊层的厚度不易控制,所以也可以根据板厂的建议,使用一个近似的办法:在Surface模型计算的结果上减去一个特定的值,建议差分阻抗减去8欧姆,单端阻抗减去2欧姆。

差分对走线的PCB要求

(1)确定走线模式、参数及阻抗计算。差分对走线分外层微带线差分模式和内层带状线差分模式两种,通过合理设置参数,阻抗可利用相关阻抗计算软件(如POLAR-SI9000)计算也可利用阻抗计算公式计算。

(2)走平行等距线。确定走线线宽及间距,在走线时要严格按照计算出的线宽和间距,两线间距要一直保持不变,也就是要保持平行。平行的方式有两种: 一种为两条线走在同一线层(side-by-side),另一种为两条线走在上下相两层(over-under)。一般尽量避免使用后者即层间差分信号, 因为在PCB板的实际加工过程中,由于层叠之间的层压对准精度大大低于同层蚀刻精度,以及层压过程中的介质流失,不能保证差分线的间距等于层间介质厚度, 会造成层间差分对的差分阻抗变化。困此建议尽量使用同层内的差分。

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围观 8

根据Prismark统计,未来在全球电子信息产业持续发展的带动下,预计2017年全球PCB市场的产值将达553亿美元,将由2016年的542亿美元增长到2021年的604亿美元,年复合增长率约为2.2%。电子产品呈现两个明显的发展趋势:一是轻薄短小,二是高速高频。相应地带动下游PCB的技术变化及市场趋势成为众多业者关注重点。

高层板和HDI需求提升

未来,大规模集成电路的深入应用,将进一步驱动PCB迈向高精度、高层化。高层板配线长度短,电路阻抗低,可高频高速工作,性能稳定,可承担更复杂的功能,是电子技术向高速高频、多功能大容量发展的必然趋势。目前8层以下的PCB主要用于家用电器、PC、台式机等电子产品,而高性能多路服务器、航空航天等高端应用都要求PCB的层数在10层以上。

HDI布线密度相对普通多层板具有明显优势,成为当前智能手机主流的主板选择。智能手机功能日益复杂而体积又向轻薄化发展,留给主板的空间越来越少,要求有限的主板上承载更多的元器件,普通多层板已经难以满足需求。

HDI的技术差异体现在增层阶数,增层数量越多,技术难度越大。HDI按照阶数可分为一阶HDI、二阶HDI、高阶HDI等,其层数表示为C+N+C,其中N为普通芯板层数,C则为增层次数,即HDI的阶数。高阶HDI布线密度更高,但与此同时压合次数多,存在对位、打孔和镀铜等技术难点,对厂家的技术工艺和制程能力有较高要求。

高密度互联线路板(HDI)采用积层法制板,以普通多层板为芯板叠加积层,利用钻孔,以及孔内金属化的制程,使得各层线路内部之间实现连结功能。相比仅有通孔的普通多层板,HDI精确设置盲孔和埋孔来减少通孔的数量,节约PCB可布线面积,大幅度提高元器件密度,因而在智能手机中迅速完成了对多层板的替代。

任意层HDI需要用到镭射钻孔、电镀孔塞等先进技术,是生产难度最大、产品附加值最高的HDI类型,最能体现HDI的技术水平。当前由于技术和资金壁垒较厚,生产能力主要集中在日韩、台湾以及奥地利AT&S等大厂手中,国内具备量产能力的厂商有超声电子等企业。

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汽车电子成长趋势明确

汽车行业当前两个重要的发展方向是智能化和电动化。ADAS(Advanced Driver Assistance System)作为实现完全智能驾驶前的过渡,已成为各大车厂和跨界而来的互联网巨头争相布局的新战略高地,其涉及到的电子装置几乎覆盖了全车所有驾驶和安全相关的系统,随着ADAS的快速渗透,汽车电子化水平将得到全面提升。
  
而新能源车则代表着汽车电动化的方向,与传统汽车相比,电子装置在传统高级轿车中的成本占比约为25%,在新能源车中则达到45%-65%,独特的动力控制系统(BMS、VCU和MCU)使得整车PCB用量较传统汽车更大,三大动力控制系统PCB用量平均在3-5平米左右,整车PCB用量在5-8平米之间,价值数千元。
  
ADAS和新能源车成长迅猛,双轮驱动之下,汽车电子市场近年也维持着15%以上的年增长率。相应地带动车用PCB市场持续向上,据Prismark预测,2018年车用PCB产值将超过40亿美元,成长趋势非常明确,为PCB行业注入新增动能。汽车电子供应链相对封闭,产品要经过一系列的验证测试,认证周期较长。而一旦通过认证,则厂商一般不会轻易更换,供应商能够获得长期稳定的订单,利润率也相对更高。

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消费电子驱动PCB加速成长

智能手机过去一直是PCB行业的主要驱动力。移动互联网时代越来越多的用户由PC转向移动终端设备,PC计算平台的地位迅速被移动终端取代,自2008年开始,随着苹果引领的智能手机浪潮兴起,全球消费电子零组件企业快速发展,尤其是2012~2014年,智能手机进入快速渗透期,开启了一个千亿美金的市场。因此PCB上一轮的快速增长是以智能手机为代表的移动终端下游驱动的。根据Prismask数据,2010年到2014年间,PCB下游智能手机市场达到了24%的年均复合增长率,远超过其他下游行业,提供了PCB产业的主要增长动力。
  
在高端PCB方面,以HDI为例,手机是HDI的传统市场,以2015年的数据为例,智能手机占到了过半的比例, 而从智能手机的视角来看,目前新产机型几乎所有的产品都采用HDI作为主板。
  
无论是从PCB全品类角度还是高端HDI角度来看,都是智能手机的高速增长带来了下游的繁荣需求,从而支撑起全球PCB优势企业的业绩增长。

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但不可否认的是,经历了快速渗透的爆发期之后,智能手机逐步进入存量时代,国内智能手机市场自2014年开始增速就已放缓;全球市场方面,据IDC2016年11月发布的最新预测,2016年全球智能手机出货量预计14.5亿部,增速大幅度跳水,仅为0.6%。增速数据方面,尽管PCB产业半数下游应用仍由手机支撑,但包括HDI在内的多数PCB品类在移动终端领域的增速已换挡放缓。

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智能手机巨头创新势在必行,功能创新引爆存量换机需求。

尽管在经济下行的大背景下,智能手机行业步入下半场已成定局,但在大存量的基础上,一旦领头羊苹果等厂商进行功能创新,由于示范效应其它厂商跟进,消费者需求增加将推动换机热潮。智能手机的大存量市场仍蕴藏巨大潜力,各终端巨头厂商将竭尽所能改善消费者痛点从而激发换机需求,抢夺市场份额。因而智能手机,作为过去PCB主要的下游应用,对PCB的成长驱动在巨大的存量边界里仍有巨大潜力。

纵观过去两三年来智能手机发展趋势,指纹识别、3D Touch、大屏、双摄等持续创新点曾不断涌现,也不断刺激换机升级。存量创新同样会影响全球PCB,未来若智能手机在PCB方面有所创新升级,考虑现有手机的出货规模和其他手机厂商迫切的跟进意愿,创新升级会加速渗透,从而出现类似与在光学、声学等领域出现苹果创新引领下行业优势厂商业绩和股价齐飞。

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苹果引领全球PCB产业创新趋势
  
苹果公司是手机乃至整个消费电子行业的技术引领者。苹果每一次技术革新,都会给产业链带来举足轻重的影响。对于上游供应商而言,苹果对产业链的带动作用体现在两方面:一是苹果自身巨大的订单需求,二是对非A厂商的示范效应。
  
聚焦PCB行业,FPC和任意层互联HDI的爆发,都是由苹果坚定导入,吸引其他厂商跟进,由点辐射到面形成快速渗透的典范:

智能机作为FPC最主要的成长驱动力,正是受益于苹果及其示范效应的带动,FPC快速渗透,09年以来每年都能保持较高增速,15年更是作为PCB行业仅有的亮点,成为唯一实现正增长的品类。

苹果率先采用任意层互联HDI,引领上一次主板升级。

在电子产品短小轻薄的发展主线下,手机主板也经历了“传统多层板—普通HDI—任意层HDI”的升级过程。普通HDI是由钻孔制程中的机械钻直接贯穿PCB层与层之间的板层,而任意层HDI以激光钻孔打通层与层之间的连通,中间的基材可省略使用铜箔基板,从而让产品的厚度变得更轻薄。
  
由普通HDI向任意层HDI的升级正是由苹果引领,其在iPhone 4和iPad 2中首次采用任意层HDI,大幅度提升了产品的轻薄化程度。以iPad 2为例,相比iPad 1将厚度由1.34公分降到仅有0.88公分,主要原因就是采用了3+4+3任意层HDI替代普通HDI。苹果这一技术革新迅速吸引非苹阵营跟进,任意层HDI快速爆发,成为新一代主流的高端智能机主
  
十周年纪念机iPhone 8大概率导入类载板,或开启新一轮主板革命。当前智能机中,主板所能搭载的元器件数几乎到了极限,要进一步缩小线宽线距,受制程限制已难以实现。
  
类载板(Substrate-Like PCB,简称SLP)在HDI技术的基础上,采用M-SAP制程,可进一步细化线路,是新一代精细线路印制板。预计苹果大概率会在其十周年纪念机iPhone 8中完成类载板的导入,主板由1片HDI分为3片小板,将采用类载板与HDI混搭的技术方案。
  
鉴于苹果创新对产业链的影响,比照苹果对FPC和任意层HDI的助推作用,本次技术革新将有望开启新一轮由任意层HDI向类载板的主板升级。

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下一代M-SAP制程法类载板

类载板(SLP)是下一代PCB硬板,可将线宽/线距从HDI的40/40微米缩短到30/30微米。从制程上来看,类载板更接近用于半导体封装的IC载板,但尚未达到IC载板的规格,而其用途仍是搭载各种主被动元器件,因此仍属于PCB的范畴。智能手机、平板电脑和可穿戴设备等电子产品向小型化和多功能化方向发展,要搭载的元器件数量大大增多然而留给线路板的空间却越来越有限。
  
在这样的背景下,PCB导线宽度、间距,微孔盘的直径和孔中心距离,以及导体层和绝缘层的厚度都在不断下降,从而使PCB得以在尺寸、重量和体积减轻的情况下,反而能容纳更多的元器件。如同摩尔定律之于半导体一般,高密度也是印制线路板技术持之以恒的追求:
  
极细化线路要求比HDI更高的制程。高密度促使PCB不断细化线路,锡球(BGA)间距不断缩短。

在几年前,0.6 mm -0.8 mm节距技术已用在了当时的手持设备上,这一代智能手机,由于元件I/O数量和产品小型化,PCB广泛使用了0.4 mm节距技术。而这一趋势正向0.3 mm发展,事实上业内对用于移动终端的0.3 mm间距技术的开发工作早已开始。同时,微孔大小和连接盘直径已分别下降到75 mm和200 mm。 行业的目标是在未来几年内将微孔和盘分别下降到50 mm和150mm。0.3mm的间距设计规范要求线宽线距30/30µm,现行的HDI不符合要求,需要更高制程的类载板。

类载板更契合SIP封装技术要求。SIP即系统级封装技术,根据国际半导体路线组织(ITRS )的定义:SIP为将多个具有不同功能的有源电子元件与可选无源器件,以及诸如MEMS 或者光学器件等其他器件优先组装到一起,实现一定功能的单个标准封装件,形成一个系统或者子系统的封装技术。 实现电子整机系统的功能通常有两种途径,一种是SOC,在高度集成的单一芯片上实现电子整机系统;另一种正是SIP,使用成熟的组合或互联技术将CMOS等集成电路和电子元件集成在一个封装体内,通过各功能芯片的并行叠加实现整机功能。 近年来由于半导体制程的提升愈发困难,SOC发展遭遇技术瓶颈,SIP成为电子产业新的技术潮流。苹果公司在iWatch、iPhone6、iPhone7等产品中大量使用了SIP封装,预计iPhone 8将会采用更多的SIP解决方案。构成SIP技术的要素是封装载体与组装工艺,对于SIP而言,由于系统级封装内部走线的密度非常高,普通的PCB板难以承载,而类载板更加契合密度要求,适合作为SIP的封装载体。

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类载板将采用哪种制造技术:半加成法MSAP是目前生产精细线路的主要方法。目前在印制线路板和载板制造工艺中,主要有减成法、全加成法与半加成法三种工艺技术。
  
类载板虽属于印制线路板,但从制程来看,其最小线宽/线距为30μm/30μm,无法采用减成法生产,同样需要使用MSAP制程技术。
  
  
业内将有哪些潜在参与者:载板厂商握有技术优势,HDI厂商则更具动力
  
类载板属于PCB硬板,其制程则介于高阶HDI和IC载板之间,高端HDI厂商和IC载板厂商都有机会切入:
  
载板厂商握有技术优势,关键在于切入意愿。载板的制程高于类载板,对于载板厂商而言,类载板的MSAP制程技术较为熟悉,从载板转产或扩充产能投入类载板不存在技术壁垒,将在产品良率等方面占据优势。
  
然而类载板尚不能达到载板的精细度,应用在手机中其售价也可能会受到限制,导致利润水平不如载板厂商原本的高端产品,同时类载板也存在无法大量普及的风险。因此载板厂商需要仔细权衡转产或扩产的收益与风险,关键不在于技术而在于其切入意愿。潜在的载板厂商参与者包括景硕、斐揖电等。
  
HDI厂商更具动力,良率将是关键。与IC载板相比,HDI竞争日益激烈,逐步变为红海市场,利润率下滑。面对类载板带来的契机,HDI厂商一方面可借此获得新增订单,另一方面可实现产品升级,优化产品组合和盈利水平,因而切入意愿更强,率先布局的动力更足。
  
由于类载板的制程更高,HDI厂商要投入资金改造或新增制造设备,MSAP制程技术对HDI厂商来说也需要学习时间,从减成法转为MSAP,产品良率将是关键。潜在的参与者包括欣兴、AT&S、华通、南亚等高端HDI厂商。

 
龙头厂商积极布局类载板,拥抱新成长红利
  
由于苹果对产业链强大的带动作用,各大厂商看好类载板的渗透前景,为分享红利纷纷跑马圈地提前布局:
  
其中景硕在新丰厂生产类载板产品,公司判断需至少20亿新台币的资本支出,且类载板将成为明年收入增长的主要动力;
  
欣兴正式宣布跨入类载板,调增资本支出,2016年第四季度投入超过15亿新台币、开始设备进货,以增加曝光机及镀金等制程来提升细线化;
  
AT&S投资1390万欧元在重庆建设生产SLP工厂,和上海工厂一起构成公司的SLP生产能力布局;
  
在高阶HDI细线路累积了丰富经验的华通,也已积极布局类载板产线,正在芦竹厂试产类载板,目前进度良好,预计今年下半年将可大量出货;揖斐电也在积极提升SLP良率,但尚无意愿扩大产能。

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对于类载板自身而言,新技术大规模投产需要时间,这些早期有所布局的厂商产能不会太大,我们预计会由多家日台龙头企业共同供货,本土厂商短期内进入的可能性不大;而日台厂商转供类载板后,HDI供应将出现潜在空位,新一代iPhone中使用了诸多新技术,为缓解元器件成本压力,其中的HDI供应或将更多地向大陆优质厂商转移,本土厂商的机会正在于填补HDI的空位。类载板若顺利导入将改变苹果PCB供应链格局,本土优质HDI厂商将迎来机遇,超声是潜在受益标的。  

高性能覆铜板渐成大势所趋

电子工业飞速发展的同时,也带来了电子产品废弃物所导致的污染问题。有关研究实验已表明,含有卤素的化合物或树脂作为阻燃剂的电气产品(包括印制电路板基材),在废弃后的焚烧中会产生有害物质。
  
同时随着PCB下游需求成长分化,汽车电子、LED等快速发展的领域对覆铜板材料提出了特殊要求。无卤、无铅、高 Tg(玻璃化转换温度)、高频、高导热等高性能特种覆铜板的需求日益提升。

环保型材料发展迅猛。随着全民的环保意识觉醒,环保审查日趋严格,世界各国都已出台相关法案或行规对印制板卤素的使用进行限制。自2008年年初以来,在国际大厂无卤时间表的推动下,电子行业要求无卤的呼声更加强劲,绿色和平组织每季度都会推出新的绿色电子排名,索尼、东芝、诺基亚、苹果等众多电子整机巨头对无卤板材的要求也变得越来越强烈。据Prismark的估测,2011-2016年无卤FR4板复合增长率最高,将达到21.5%,研发环保材料已成为当前CCL行业一项重要的工作。

LED快速发展使高导热覆铜板成为热点。小间距LED具有无拼缝、显示效果好、使用寿命长等优势,近年开始爆发渗透,成长很快,相应地其所需的高导热覆铜板也成为热点。

车用PCB对产品质量和可靠性要求非常严格,多采用特殊性能材料覆铜板。汽车电子是PCB重要的下游应用。汽车电子产品首先必须满足汽车作为一个交通工具所必须具备的特征,温度、气候、电压波动、电磁干扰、震动等适应能力要求更高,这对车用PCB的材料提出更高的要求,多采用特殊性能材料(如高Tg材料、耐CAF(压缩石棉纤维)材料、厚铜材料以及陶瓷材料等)覆铜板。

转载自:PCB世界网-PCB未来关注热点及技术发展趋势( https://www.pcbshijie.com/showinfo-1-2486-0.html )

围观 22

1、如何选择PCB 板材?
选择PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要。例如,现在常用的 FR-4 材质,在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响,可能就不合用。就电气而言,要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

2、如何避免高频干扰?
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰,也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离,或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

3、在高速设计中,如何解决信号的完整性问题?
信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance),走线的特性阻抗,负载端的特性,走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

4、差分布线方式是如何实现的?
差分对的布线有两点要注意,一是两条线的长度要尽量一样长,另一是两线的间距(此间距由差分阻抗决定)要一直保持不变,也就是要保持平行。平行的方式有两种,一为两条线走在同一走线层(side-by-side),一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side(并排, 并肩) 实现的方式较多。

5、对于只有一个输出端的时钟信号线,如何实现差分布线?
要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。

6、接收端差分线对之间可否加一匹配电阻?
接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号质量会好些。

7、为何差分对的布线要靠近且平行?
对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

8、如何处理实际布线中的一些理论冲突的问题
基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain 与 phase 的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加 ground guard traces 可能也无法完全隔离干扰。而且离的太远,地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。

确实高速布线与 EMI 的要求有很多冲突。但基本原则是因 EMI 所加的电阻电容或 ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和 PCB 迭层的技巧来解决或减少 EMI的问题, 如高速信号走内层。最后才用电阻电容或 ferrite bead 的方式, 以降低对信号的伤害。

9、如何解决高速信号的手工布线和自动布线之间的矛盾?
现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家 EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力,过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。

10、关于 test coupon。
test coupon 是用来以 TDR (Time Domain Reflectometer) 测量所生产的 PCB 板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以, test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值, TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip), 所以, test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。

11、在高速 PCB 设计中,信号层的空白区域可以敷铜,而多个信号层的敷铜在接地和接电源上应如何分配?
一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离, 因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗, 例如在 dual strip line 的结构时。

12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗?电源和地平面之间的信号是否可以使用带状线模型计算?
是的, 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层,这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。

13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?
一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外,如果走线太密且加测试点的规范比较严,则有可能没办法自动对每段线都加上测试点,当然,需要手动补齐所要测试的地方。

14、添加测试点会不会影响高速信号的质量?
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用在线既有的穿孔(via or DIP pin)当测试点)可能加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线,后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响,影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

15、若干 PCB 组成系统,各板之间的地线应如何连接?
各个 PCB 板子相互连接之间的信号或电源在动作时,例如 A 板子有电源或信号送到 B 板子,一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以,在各个不管是电源或信号相互连接的接口处,分配给地层的管脚数不能太少,以降低阻抗,这样可以降低地层上的噪声。另外,也可以分析整个电流环路,尤其是电流较大的部分,调整地层或地线的接法,来控制电流的走法(例如,在某处制造低阻抗,让大部分的电流从这个地方走),降低对其它较敏感信号的影响。

16、能介绍一些国外关于高速 PCB 设计的技术书籍和数据吗?
现在高速数字电路的应用有通信网路和计算器等相关领域。在通信网路方面,PCB 板的工作频率已达 GHz 上下,叠层数就我所知有到 40 层之多。计算器相关应用也因为芯片的进步,无论是一般的 PC 或服务器(Server),板子上的最高工作频率也已经达到 400MHz (如 Rambus) 以上。因应这高速高密度走线需求,盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。

17、两个常被参考的特性阻抗公式:
微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中,W 为线宽,T 为走线的铜皮厚度,H 为走线到参考平面的距离,Er 是 PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1

带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中,H 为两参考平面的距离,并且走线位于两参考平面的中间。此公式必须在 W/H

18、差分信号线中间可否加地线?
差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处,如 flux cancellation,抗噪声(noise immunity)能力等。若在中间加地线,便会破坏耦合效应。

19、刚柔板设计是否需要专用设计软件与规范?国内何处可以承接该类电路板加工?
可以用一般设计 PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用 Gerber 格式给 FPC厂商生产。由于制造的工艺和一般 PCB 不同,各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其**。除此之外,可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。

20、适当选择 PCB 与外壳接地的点的原则是什么?
选择 PCB 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如,通常在高频器件或时钟产生器附近可以借固定用的螺丝将 PCB的地层与 chassis ground 做连接,以尽量缩小整个电流回路面积,也就减少电磁辐射。

21、电路板 DEBUG 应从那几个方面着手?
就数字电路而言,首先先依序确定三件事情: 1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认 reset 信号是否达到规范要求。 这些都正常的话,芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。

22、在电路板尺寸固定的情况下,如果设计中需要容纳更多的功能,就往往需要提高 PCB 的走线密度,但是这样有可能导致走线的相互干扰增强,同时走线过细也使阻抗无法降低,请专家介绍在高速(>100MHz)高密度 PCB 设计中的技巧?

在设计高速高密度 PCB 时,串扰(crosstalk interference)确实是要特别注意的,因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方:

控制走线特性阻抗的连续与匹配。

走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响,找出可容忍的最小间距。不同芯片信号的结果可能不同。

选择适当的端接方式。

避免上下相邻两层的走线方向相同,甚至有走线正好上下重叠在一起,因为这种串扰比同层相邻走线的情形还大。
利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。在实际执行时确实很难达到完全平行与等长,不过还是要尽量做到。

除此以外,可以预留差分端接和共模端接,以缓和对时序与信号完整性的影响。

23、模拟电源处的滤波经常是用 LC 电路。但是为什么有时 LC 比 RC 滤波效果差?
LC 与 RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低,而电感值又不够大,这时滤波效果可能不如 RC。但是,使用 RC 滤波要付出的代价是电阻本身会耗能,效率较差,且要注意所选电阻能承受的功率。

24、滤波时选用电感,电容值的方法是什么?
电感值的选用除了考虑所想滤掉的噪声频率外,还要考虑瞬时电流的反应能力。如 果 LC 的输出端会有机会需要瞬间输出大电流,则电感值太大会阻碍此大电流流经此电感的速度,增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小,电容值会较大。而电容的ESR/ESL 也会有影响。另外,如果这 LC 是放在开关式电源(switching regulation power)的输出端时,还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

25、如何尽可能的达到 EMC 要求,又不致造成太大的成本压力?
PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferrite bead、choke等抑制高频谐波器件的缘故。除此之外,通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过 EMC的要求。以下仅就 PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。

尽可能选用信号斜率(slew rate)较慢的器件,以降低信号所产生的高频成分。注意高频器件摆放的位置,不要太靠近对外的连接器。

注意高速信号的阻抗匹配,走线层及其回流电流路径(return current path), 以减少高频的反射与辐射。

在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

对外的连接器附近的地可与地层做适当分割,并将连接器的地就近接到 chassis ground。

可适当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要注意 guard/shunt traces 对走线特性阻抗的影响。电源层比地层内缩 20H,H 为电源层与地层之间的距离。

26、当一块 PCB 板中有多个数/模功能块时,常规做法是要将数/模地分开,原因何在?
将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声,噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近,则即使数模信号不交叉,模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

27、另一种作法是在确保数/模分开布局,且数/模信号走线相互不交叉的情况下,整个 PCB板地不做分割,数/模地都连到这个地平面上。道理何在?
数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头,若数模信号走线交叉,则返回电流所产生的噪声便会出现在模拟电路区域内。

28、在高速 PCB 设计原理图设计时,如何考虑阻抗匹配问题?
在设计高速 PCB 电路时,阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系,例如是走在表面层(microstrip)或内层(stripline/double stripline),与参考层(电源层或地层)的距离,走线宽度,PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的**而无法考虑到一些阻抗不连续的布线情况,这时候在原理图上只能预留一些terminators(端接),如串联电阻等,来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

29、哪里能提供比较准确的 IBIS 模型库?
IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可看成是实际芯片 I/O buffer 等效电路的电气特性数据,一般可由 SPICE 模型转换而得 (亦可采用测量, 但**较多),而 SPICE 的数据与芯片制造有绝对的关系,所以同样一个器件不同芯片厂商提供,其 SPICE 的数据是不同的,进而转换后的 IBIS 模型内之数据也会随之而异。也就是说,如果用了 A 厂商的器件,只有他们有能力提供他们器件准确模型数据,因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的 IBIS 不准确,只能不断要求该厂商改进才是根本解决之道。

30、在高速 PCB 设计时,设计者应该从那些方面去考虑 EMC、EMI 的规则呢?
一般 EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(

例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声.

另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB 与外壳的接地点(chassis ground)。

31、如何选择 EDA 工具?
目前的 pcb 设计软件中,热分析都不是强项,所以并不建议选用,其它的功能 1.3.4 可以选择 PADS或 Cadence 性能价格比都不错。 PLD 的设计的初学者可以采用 PLD 芯片厂家提供的集成环境,在做到百万门以上的设计时可以选用单点工具。

32、请推荐一种适合于高速信号处理和传输的 EDA 软件。
常规的电路设计,INNOVEDA 的 PADS 就非常不错,且有配合用的仿真软件,而这类设计往往占据了 70%的应用场合。在做高速电路设计,模拟和数字混合电路,采用 Cadence 的解决方案应该属于性能价格比较好的软件,当然 Mentor 的性能还是非常不错的,特别是它的设计流程管理方面应该是最为优秀的。(大唐电信技术专家 王升)

33、对 PCB 板各层含义的解释
Topoverlay ----顶层器件名称, 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,
IC10.bottomoverlay----同理 multilayer-----如果你设计一个 4 层板,你放置一个 free pad or via, 定义它作为multilay 那么它的 pad 就会自动出现在 4 个层 上,如果你只定义它是 top layer, 那么它的 pad 就会只出现在顶层上。

34、2G 以上高频 PCB 设计,走线,排版,应重点注意哪些方面?
2G 以上高频 PCB 属于射频电路设计,不在高速数字电路设计讨论范围内。而 射频电路的布局(layout)和布线(routing)应该和原理图一起考虑的,因为布局布线都会造成分布效应。而且,射频电路设计一些无源器件是通过参数化定义,特殊形状铜箔实现,因此要求 EDA 工具能够提供参数化器件,能够编辑特殊形状铜箔。Mentor 公司的 boardstation 中有专门的 RF 设计模块,能够满足这些要求。而且,一般射频设计要求有专门射频电路分析工具,业界最著名的是 agilent 的 eesoft,和 Mentor 的工具有很好的接口。

35、2G 以上高频 PCB 设计,微带的设计应遵循哪些规则?
射频微带线设计,需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。

36、对于全数字信号的 PCB,板上有一个 80MHz 的钟源。除了采用丝网(接地)外,为了保证有足够的驱动能力,还应该采用什么样的电路进行保护?
确保时钟的驱动能力,不应该通过保护实现,一般采用时钟驱动芯片。一般担心时钟驱动能力,是因为多个时钟负载造成。采用时钟驱动芯片,将一个时钟信号变成几个,采用点到点的连接。选择驱动芯片,除了保证与负载基本匹配,信号沿满足要求(一般时钟为沿有效信号),在计算系统时序时,要算上时钟在驱动芯片内时延。

37、如果用单独的时钟信号板,一般采用什么样的接口,来保证时钟信号的传输受到的影响小?
时钟信号越短,传输线效应越小。采用单独的时钟信号板,会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输,建议采用差分信号。LVDS 信号可以满足驱动能力要求,不过您的时钟不是太快,没有必要。

38、27M,SDRAM 时钟线(80M-90M),这些时钟线二三次谐波刚好在 VHF 波段,从接收端高频窜入后干扰很大。除了缩短线长以外,还有那些好办法?
如果是三次谐波大,二次谐波小,可能因为信号占空比为 50%,因为这种情况下,信号没有偶次谐波。这时需要修改一下信号占空比。此外,对于如果是单向的时钟信号,一般采用源端串联匹配。这样可以抑制二次反射,但不会影响时钟沿速率。源端匹配值,可以采用下图公式得到。

39、什么是走线的拓扑架构?
Topology,有的也叫 routing order.对于多端口连接的网络的布线次序。

40、怎样调整走线的拓扑架构来提高信号的完整性?
这种网络信号方向比较复杂,因为对单向,双向信号,不同电平种类信号,拓朴影响都不一样,很难说哪种拓朴对信号质量有利。而且作前仿真时,采用何种拓朴对工程师要求很高,要求对电路原理,信号类型,甚至布线难度等都要了解。

41、怎样通过安排叠层来减少 EMI 问题?
首先,EMI 要从系统考虑,单凭 PCB 无法解决问题。层迭对 EMI 来讲,我认为主要是提供信号最短回流路径,减小耦合面积,抑制差模干扰。另外地层与电源层紧耦合,适当比电源层外延,对抑制共模干扰有好处。

42、为何要铺铜?
一般铺铜有几个方面原因。1,EMC.对于大面积的地或电源铺铜,会起到屏蔽作用,有些特殊地,如 PGND 起到防护作用。2,PCB 工艺要求。一般为了保证电镀效果,或者层压不变形,对于布线较少的PCB 板层铺铜。3,信号完整性要求,给高频数字信号一个完整的回流路径,并减少直流网络的布线。当然还有散热,特殊器件安装要求铺铜等等原因。

43、在一个系统中,包含了 dsp 和 pld,请问布线时要注意哪些问题呢?
看你的信号速率和布线长度的比值。如果信号在传输在线的时延和信号变化沿时间可比的话,就要考虑信号完整性问题。另外对于多个 DSP,时 钟,数据 信号走线拓普也会影响信号质量和时序,需要关注。

44、除 protel 工具布线外,还有其他好的工具吗?
至于工具,除了 PROTEL,还有很多布线工具,如 MENTOR 的 WG2000,EN2000 系列和 powerpcb,Cadence 的 allegro,zuken 的 cadstar,cr5000 等,各有所长。

45、什么是“信号回流路径”?
信号回流路径,即 return current。高速数字信号在传输时,信号的流向是从驱动器沿 PCB 传输线到负载,再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson 在他的书中解释,高频信号传输,实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性,以及他们之间的耦合。

46、如何对接插件进行 SI 分析?
在 IBIS3.2 规范中,有关于接插件模型的描述。一般使用 EBD 模型。如果是特殊板,如背板,需要SPICE 模型。也可以使用多板仿真软件(HYPERLYNX 或 IS_multiboard),建立多板系统时,输入接插件的分布参数,一般从接插件手册中得到。当然这种方式会不够精确,但只要在可接受范围内即可。

47、请问端接的方式有哪些?
端接(terminal),也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配,终端匹配一般为并联匹配,方式比较多,有电阻上拉,电阻下拉,戴维南匹配,AC 匹配,肖特基二极管匹配。
48、采用端接(匹配)的方式是由什么因素决定的?
匹配采用方式一般由 BUFFER 特性,拓普情况,电平种类和判决方式来决定,也要考虑信号占空比,系统功耗等。

49、采用端接(匹配)的方式有什么规则?
数字电路最关键的是时序问题,加匹配的目的是改善信号质量,在判决时刻得到可以确定的信号。对于电平有效信号,在保证建立、保持时间的前提下,信号质量稳定;对延有效信号,在保证信号延单调性前提下,信号变化延速度满足要求。Mentor ICX 产品教材中有关于匹配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对 terminal 的讲述,从电磁波原理上讲述匹配对信号完整性的作用,可供参考。

50、能否利用器件的 IBIS 模型对器件的逻辑功能进行仿真?如果不能,那么如何进行电路的板级和系统级仿真?
IBIS 模型是行为级模型,不能用于功能仿真。功能仿真,需要用 SPICE 模型,或者其他结构级模型。

51、在数字和模拟并存的系统中,有 2 种处理方法,一个是数字地和模拟地分开,比如在地层,数字地是独立地一块,模拟地独立一块,单点用铜皮或 FB 磁珠连接,而电源不分开;另一种是模拟电源和数字电源分开用 FB 连接,而地是统一地地。请问李先生,这两种方法效果是否一样?

应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。

区分模拟和数字部分的目的是为了抗干扰,主要是数字电路对模拟电路的干扰。但是,分割可能造成信号回流路径不完整,影响数字信号的信号质量,影响系统 EMC 质量。

因此,无论分割哪个平面,要看这样作,信号回流路径是否被增大,回流信号对正常工作信号干扰有多大。现在也有一些混合设计,不分电源和地,在布局时,按照数字部分、模拟部分分开布局布线,避免出现跨区信号。

52、安规问题:FCC、EMC 的具体含义是什么?
FCC: federal communication commission 美国通信委员会
EMC: electro megnetic compatibility 电磁兼容
FCC 是个标准组织,EMC 是一个标准。标准颁布都有相应的原因,标准和测试方法。

53、何谓差分布线?
差分信号,有些也称差动信号,用两根完全一样,极性相反的信号传输一路数据,依靠两根信号电平差进行判决。为了保证两根信号完全一致,在布线时要保持并行,线宽、线间距保持不变。

54、PCB 仿真软件有哪些?
仿 真 的种类很多, 高 速 数 字电 路 信 号 完 整 性 分 析 仿 真 分析(SI) 常 用 软 件有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。

55、PCB 仿真软件是如何进行 LAYOUT 仿真的?
高速数字电路中,为了提高信号质量,降低布线难度,一般采用多层板,分配专门的电源层,地层。

56、在布局、布线中如何处理才能保证 50M 以上信号的稳定性
高速数字信号布线,关键是减小传输线对信号质量的影响。因此,100M 以上的高速信号布局时要求信号走线尽量短。数字电路中,高速信号是用信号上升延时间来界定的。而 且 ,不 同种类的信号(如 TTL,GTL,LVTTL),确保信号质量的方法不一样。

57、室外单元的射频部分,中频部分,乃至对室外单元进行监控的低频电路部分往往采用部署在同一 PCB 上,请问对这样的 PCB 在材质上有何要求?如何防止射频,中频乃至低频电路互相之间的干扰?

混合电路设计是一个很大的问题。很难有一个完美的解决方案。

一般射频电路在系统中都作为一个独立的单板进行布局布线,甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板,电路较为简单,所有这些都是为了减少对射频电路分布参数的影响,提高射频系统的一致性。

相对于一般的 FR4 材质,射频电路板倾向与采用高 Q 值的基材,这种材料的介电常数比较小,传输线分布电容较小,阻抗高,信号传输时延小。在混合电路设计中,虽然射频,数字电路做在同一块 PCB 上,但一般都分成射频电路区和数字电路区,分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。

58、对于射频部分,中频部分和低频电路部分部署在同一 PCB 上,mentor 有什么解决方案?
Mentor 的板级系统设计软件,除了基本的电路设计功能外,还有专门的 RF 设计模块。在 RF 原理图设计模块中,提供参数化的器件模型,并且提供和 EESOFT 等射频电路分析仿真工具的双向接口;在 RF LAYOUT 模块中,提供专门用于射频电路布局布线的图案编辑功能,也有和 EESOFT 等射频电路分析仿真工具的双向接口,对于分析仿真后的结果可以反标回原理图和 PCB。

同时,利用 Mentor 软件的设计管理功能,可以方便的实现设计复用,设计派生,和协同设计。大大加速混合电路设计进程。手机板是典型的混合电路设计,很多大型手机设计制造商都利用 Mentor 加安杰伦的 eesoft 作为设计平台。

59、Mentor 的产品结构如何?
Mentor Graphics 的 PCB 工具有 WG(原 veribest)系列和 Enterprise(boardstation)系列。

60、Mentor 的 PCB 设计软件对 BGA、PGA、COB 等封装是如何支持的?
Mentor 的 autoactive RE 由收购得来的 veribest 发展而来,是业界第一个无网格,任意角度布线器。众所周知,对于球栅数组,COB 器件,无网格,任意角度布线器是解决布通率的关键。在最新的autoactive RE 中,新增添了推挤过孔,铜箔,REROUTE 等功能,使它应用更方便。另外,他支持高速布线,包括有时延要求信号布线和差分对布线。

61、Mentor 的 PCB 设计软件对差分线队的处理又如何?
Mentor 软件在定义好差分对属性后,两根差分对可以一起走线,严格保证差分对线宽,间距和长度差,遇到障碍可以自动分开,在换层时可以选择过孔方式。

62、在一块 12 层 PCb 板上,有三个电源层 2.2v,3.3v,5v,将三个电源各作在一层,地线该如何处理?
一般说来,三个电源分别做在三层,对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素,而仿真软件一般都忽略了它。对于电源层和地层,对高频信号来说都是等效的。在实 际 中,除了考虑信号质量外,电 源 平 面 耦 合 ( 利 用相邻地平面降低电源平面交流阻抗),层迭对称,都是需要考虑的因素。

63、PCB 在出厂时如何检查是否达到了设计工艺要求?
很多 PCB 厂家在 PCB 加工完成出厂前,都要经过加电的网络通断测试,以确保所有联线正确。同时,越来越多的厂家也采用 x 光测试,检查蚀刻或层压时的一些故障。对于贴片加工后的成品板,一般采用 ICT测试检查,这需要在 PCB 设计时添加 ICT 测试点。如果出现问题,也可以通过一种特殊的 X 光检查设备排除是否加工原因造成故障。

64、“机构的防护”是不是机壳的防护?
是的。机壳要尽量严密,少用或不用导电材料,尽可能接地。

65、在芯片选择的时候是否也需要考虑芯片本身的 esd 问题?
不论是双层板还是多层板,都应尽量增大地的面积。在选择芯片时要考虑芯片本身的 ESD 特性,这些在芯片说明中一般都有提到,而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意,考虑的全面一点,做出电路板的性能也会得到一定的保证。但 ESD 的问题仍然可能出现,因此机构的防护对ESD 的防护也是相当重要的。

66、在做 pcb 板的时候,为了减小干扰,地线是否应该构成闭和形式?
在做 PCB 板的时候,一般来讲都要减小回路面积,以便减少干扰,布地线的时候,也不应布成闭合形式,而是布成树枝状较好,还有就是要尽可能增大地的面积。

67、如果仿真器用一个电源,pcb 板用一个电源,这两个电源的地是否应该连在一起?
如果可以采用分离电源当然较好,因为如此电源间不易产生干扰,但大部分设备是有具体要求的。既然仿真器和 PCB 板用的是两个电源,按我的想法是不该将其共地的。

68、一个电路由几块 pcb 板构成,他们是否应该共地?
一个电路由几块 PCB 构成,多半是要求共地的,因为在一个电路中用几个电源毕竟是不太实际的。但如果你有具体的条件,可以用不同电源当然干扰会小些。

69、设计一个手持产品,带 LCD,外壳为金属。测试 ESD 时,无法通过 ICE-1000-4-2 的测试,CONTACT 只能通过 1100V,AIR 可以通过 6000V。ESD 耦合测试时,水平只能可以通过 3000V,垂直可以通过 4000V 测试。CPU 主频为 33MHZ。有什么方法可以通过 ESD 测试?

手持产品又是金属外壳,ESD 的问题一定比较明显,LCD 也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质,则建议在机构内部加上防电材料,加强 PCB 的地,同时想办法让 LCD 接地。当然,如何操作要看具体情况。

70、设计一个含有 DSP,PLD 的系统,该从那些方面考虑 ESD?
就一般的系统来讲,主要应考虑人体直接接触的部分,在电路上以及机构上进行适当的保护。至于ESD 会对系统造成多大的影响,那还要依不同情况而定。干燥的环境下,ESD 现象会比较严重,较敏感精细的系统,ESD 的影响也会相对明显。虽然大的系统有时 ESD 影响并不明显,但设计时还是要多加注意,尽量防患于未然。

来源:传感器技术

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锐角走线一般布线时我们禁止出现,直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?

射频、高速数字电路:禁止锐角、尽量避免直角

如果是射频线,在转角的地方如果是直角,则有不连续性,而不连续性将易导致高次模的产生,对辐射和传导性能都有影响。RF信号线如果走直角,拐角处的有效线宽会增大,阻抗不连续,引起信号反射。为了减小不连续性,要对拐角进行处理,有两种方法:切角和圆角。圆弧角的半径应足够大,一般来说,要保证:R>3W。

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锐角、直角走线

锐角走线一般布线时我们禁止出现,直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?

从原理上说,锐角、直角走线会使传输线的线宽发生变化,造成阻抗的不连续。

线宽变化导致阻抗变化

当走线的等效宽度变化的时候,会造成信号的反射。我们可以看到:

我们走线的时候,如果线宽发生变化,则会导致走线阻抗变化。

微带线(microstrip line)

•它由一根带状导线与地平面构成,中间是电介质。如果电介质的介电常数、线的宽度、及其与地平面的距离是可控的,则它的特性阻抗也是可控的,其精确度将在±5%之内。

“”

带状线(stripline)

带状线就是一条置于两层导电平面之间的电介质中间的铜带。如果线的厚度和宽度,介质的介电常数,以及两层接地平面的距离都是可控的,则线的特性阻抗也是可控的,且精度在10%之内。

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阻抗不连续就会反射

锐角最差,直角次之,钝角再次之,圆角再次之,直线最好。

“”

当驱动器发射一个信号进入传输线时,信号的幅值取决于电压、缓冲器的内阻和传输线的阻抗。驱动器端看到的初始电压决定于内阻和线阻抗的分压。

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反射系数

ƒ其中-1≤ρ≤1

当ρ=0时无反射发生

当ρ=1(Z 2 =∞,开路)时发生全正反射

当ρ=-1(Z 2 =0,短路)时发生全负反射

“”

初始电压,是源电压Vs(2V)经过Zs(25欧姆)和传输线阻抗(50欧姆)分压。

Vinitial=1.33V

后续的反射率按照反射系数公式进行计算

“”

源端的反射率,是根据源端阻抗(25欧姆)和传输线阻抗(50欧姆)根据反射系数公式计算为-0.33;

终端的反射率,是根据终端阻抗(无穷大)和传输线阻抗(50欧姆)根据反射系数公式计算为1;

我们按照每次反射的幅度和延时,在最初的脉冲波形上进行叠加就得到了这个波形,这也就是为什么,阻抗不匹配造成信号完整性不好的原因。

“”

由于连接的存在、器件管脚、走线宽度变化、走线拐弯、过孔会使得阻抗不得不变化。所以反射也就不可避免。

“”

除了反射还有什么原因么?

直角走线的对信号的影响就是主要体现在三个方面

一是拐角可以等效为传输线上的容性负载,减缓上升时间;

二是阻抗不连续会造成信号的反射;

三是直角尖端产生的EMI。

四还有一种说法:锐角会在生产过程中,造成生产有腐蚀物残留,不易加工,应该对于目前的PCB加工工艺来说不是什么困难,不作为理由。

传输线的直角带来的寄生电容可以由下面这个经验公式来计算:

C=61W(Er)1/2/Z0

在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗。

举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:

T10-90%=2.2CZ0/2 = 2.20.010150/2 = 0.556ps

通过计算可以看出,直角走线带来的电容效应是极其微小的。

由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右。而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。

很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差。

“”

总的说来,直角走线并不是想象中的那么可怕。至少在非射频及高速电路的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面。当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象。

(来源:网易博客、硬件十万个为什么)

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