锁相环(PLL)电路存在于各种高频应用中,从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO),以及矢量网络分析仪(VNA)中的超快开关频率合成器。

今天,我们就参考上述各种应用来介绍PLL电路的一些构建模块,以指导器件选择和每种不同应用内部的权衡考虑,这对新手和PLL专家均有帮助。

ps. 本文参考 ADI 的 ADF4xxx 和 HMCxxx 系列PLL和压控振荡器 (VCO),并使用 ADIsimPLL(ADI 内部PLL电路仿真器)来演示不同电路性能参数。

基本配置:时钟净化电路

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较,如图1所示。

“图1.
图1. PLL基本配置

图2中有一个在频域中工作的负反馈控制环路。当比较结果处于稳态,即输出频率和相位与误差检测器的输入频率和相位匹配时,我们说PLL被锁定。就本文而言,我们仅考虑ADI ADF4xxx系列PLL所实现的经典数字PLL架构。

该电路的第一个基本元件是鉴频鉴相器(PFD)。PFD将输入到REFIN的频率和相位与反馈到RFIN的频率和相位进行比较。ADF4002 是一 款可配置为独立PFD(反馈分频器N = 1)的PLL。因此,它可以与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用,以净化高噪声REFIN时钟。

“图2.
图2. PLL基本配置

鉴频鉴相器

图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反馈信号进行比较。它使用两个D型触发器和一个延迟元件。一路Q输出使能正电流源,另一路Q输出使能负电流源。这些电流源就是所谓电荷泵。

“图3.
图3. 鉴频鉴相器

使用这种架构,下面+IN端的输入频率高于-IN端(图4),电荷泵输出会推高电流,其在PLL低通滤波器中积分后,会使VCO调谐电压上升。

“图4.
图4. PFD错相和频率失锁

这样,-IN频率将随着VCO频率的提高而提高,两个PFD输入最终会收敛或锁定到相同频率(图5)。如果-IN频率高于+IN频率,则发生相反的情况。

“图5.
图5. 鉴频鉴相器、频率和锁相

回到原先需要净化的高噪声时钟例子,时钟、自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。

从所示的ADIsimPLL曲线中可以看出,REFIN的高相位噪声(图6)由低通滤波器滤除。由PLL的参考和PFD电路贡献的所有带内噪声都被低通滤波器滤除,只在环路带宽外(图8)留下低得多的VCXO噪声(图7)。当输出频率等于输入频率时,PLL配置最简单。这种PLL称为时钟净化PLL。对于此类时钟净化应用,建议使用窄带宽(<1kHz)低通滤波器。

“图6.
图6. 参考噪声

“图7.
图7. 自由运行VCXO

“图8.
图8. 总PLL噪声

高频整数N分频架构

为了产生一系列更高频率,应使用VCO,其调谐范围比VCXO更宽。这常用于跳频或扩频跳频(FHSS)应用中。在这种PLL中,输出是参考频率的很多倍。压控振荡器含有可变调谐元件,例如变容二极管,其电容随输入电压而改变,形成一个可调谐振电路,从而可以产生一系列频率(图9)。PLL可以被认为是该VCO的控制系统。

“图9.
图9. 压控振荡器

反馈分频器用于将VCO频率分频为PFD频率,从而允许PLL生成PFD频率倍数的输出频率。分频器也可以用在参考路径中,这样就可以使用比PFD频率更高的参考频率。ADI公司的 ADF4108 就是这样的PLL。PLL计数器是电路中要考虑的第二个基本元件。

PLL的关键性能参数是相位噪声、频率合成过程中的多余副产物或杂散频率(简称杂散)。对于整数N PLL分频,杂散频率由PFD频率产生。来自电荷泵的漏电流会调制VCO的调谐端口。低通滤波器可减轻这种影响,而且带宽越窄,对杂散频率的滤波越强。理想单音信号没有噪声或额外杂散频率(图10),但在实际应用中,相位噪声像裙摆一样出现在载波边缘,如图11所示。单边带相位噪声是指在距离载波的指定频率偏移处,1 Hz带宽内相对于载波的噪声功率。

“图10.
图10. 理想LO频谱

“图11.
图11. 单边带相位噪声

整数N和小数N分频器

在窄带应用中,通道间隔很窄(通常<MHz),反馈计数器N很高。通过使用双模P/P + 1预分频器,如图12所示,可以利用一个小电路获得高N值,并且N值可以利用公式N = PB + A来计算;以8/9预分频器和90的N值为例,计算可得B值为11,A值为2。对于A或2个周期,双模预分频器将进行9分频。

“图12.
图12. 具有双模N计数器的PLL

对于剩余的(B-A)或9个周期,它将进行8分频,如表1所示。预分频器一般利用较高频率电路技术设计,例如双极性射极耦合逻辑(ECL)电路,而A和B计数器可以接受这种较低频率的预分频器输出,它们可以利用低速CMOS电路制造,以减少电路面积和功耗。像ADF4002这样的低频净化PLL省去了预分频器。

“表1.
表1. 双模预分频器操作

带内(PLL环路滤波器带宽内)相位噪声受N值直接影响,带内噪声增幅为20log(N)。因此,对于N值很高的窄带应用,带内噪声主要由高N值决定。利用小数N分频合成器(例如 ADF4159 或 HMC704),可以实现N值低得多但仍有精细分辨率的系统。这样一来,带内相位噪声可以大大降低。图13至图16说明了其实现原理。

在这些示例中,使用两个PLL来生成适合于5G系统本振(LO)的7.4 GHz至7.6 GHz频率,通道分辨率为1 MHz。ADF4108以整数N分频配置使用(图13),HMC704以小数N分频配置使用。HMC704(图14)可以使用50 MHz PFD频率,这会降低N值,从而降低带内噪声,同时仍然支持1 MHz(或更小)的频率步长——可注意到性能改善15 dB(在8 kHz偏移频率处)(图15与图16对比)。但是,ADF4108必须使用1 MHz PFD才能实现相同的分辨率。

“图13.
图13. 整数N分频PLL

“图14.
图14. 小数N分频PLL

“图15.
图15. 整数N分频PLL带内相位噪声

“图16.
图16. 小数N分频PLL带内相位噪声

对于小数N分频PLL务必要小心,确保杂散不会降低系统性能。对于HMC704之类的PLL,整数边界杂散(当N值的小数部分接近0或1时产生,例如147.98或148.02非常接近整数值148)最需要关注。解决措施是对VCO输出到RF输入进行缓冲,以及/或者做精心的规划频率,改变REFIN以避免易发生问题的频率。

对于大多数PLL,带内噪声高度依赖于N值,也取决于PFD频率。从带内相位噪声测量结果的平坦部分减去20log(N)和10log(FPFD)得到品质因数(FOM)。选择PLL的常用指标是比较FOM。影响带内噪声的另一个因素是1/f噪声,它取决于器件的输出频率。FOM贡献和1/f噪声,再加上参考噪声,决定了PLL系统的带内噪声。

用于5G通信的窄带LO

对于通信系统,从PLL角度来看,主要规格有误差矢量幅度(EVM)和VCO阻塞。EVM在范围上与积分相位噪声类似,考虑的是一系列偏移上的噪声贡献。对于前面列出的5G系统,积分限非常宽,从1 kHz开始持续到100 MHz。EVM可被认为是理想调制信号相对于理想点的性能降幅百分比(图17)。

“图17.
图17. 相位误差可视化

类似地,积分相位噪声将相对于载波的不同偏移处的噪声功率进行积分,表示通过配置可以计算EVM、积分相位噪声、均方根相位误差和抖动。现代信号源分析仪也会包含这些数值(图18),只需按一下按钮即可得到。随着调制方案中密度的增加,EVM变得非常重要。对于16-QAM,根据ETSI规范3GPP TS 36.104,EVM最低要求为12.5%。对于64-QAM,该要求为8%。然而,由于EVM包括各种其他非理想参数(功率放大器失真和不需要的混频产物引起),因此积分噪声通常有单独的定义(以dBc为单位)。

“图18.
图18. 信号源分析仪图

VCO阻塞规范在需要考虑强发射存在的蜂窝系统中非常重要。如果接收器信号很弱,并且VCO噪声太高,那么附近的发射器信号可能会向下混频,淹没目标信号(图19)。图19演示了如果接收器VCO噪声很高,附近的发射器(相距800 kHz)以-25 dBm功率发射时,如何淹没-101 dBm的目标信号。这些规范构成无线通信标准的一部分。阻塞规范直接影响VCO的性能要求。

“图19.
图19. VCO噪声阻塞

压控振荡器(VCO)

我们的电路中需要考虑的下一个PLL电路元件是压控振荡器。对于VCO,相位噪声、频率覆盖范围和功耗之间的权衡十分重要。振荡器的品质因数(Q)越高,VCO相位噪声越低。然而,较高Q电路的频率范围比较窄。提高电源电压也会降低相位噪声。

在ADI 的VCO系列中, HMC507 的覆盖范围为6650 MHz至7650 MHz,100 kHz时的VCO噪声约为-115 dBc/Hz。相比之下, HMC586 覆盖了从4000 MHz 到8000 MHz的全部倍频程,但相位噪声较高,为-100 dBc/Hz。为使这种VCO的相位噪声最小,一种策略是提高VCO调谐电压VTUNE的范围(可达20 V或更高)。这会增加PLL电路的复杂性,因为大多数PLL电荷泵只能调谐到5 V,所以利用一个由运算放大器组成的有源滤波器来提高PLL电路的调谐电压。

多频段集成PLL和VCO

另一种扩大频率覆盖范围而不恶化VCO相位噪声性能的策略是使用多频段VCO,其中重叠的频率范围用于覆盖一个倍频程的频率范围,较低频率可以利用VCO输出端的分频器产生。ADF4356就是这种器件,它使用四个主VCO内核,每个内核有256个重叠频率范围。该器件使用内部参考和反馈分频器来选择合适的VCO频段,此过程被称为VCO频段选择或自动校准。

多频段VCO的宽调谐范围使其适用于宽带仪器,可产生范围广泛的频率。此外,39位小数N分辨率使其成为精密频率应用的理想选择。在矢量网络分析仪等仪器中,超快开关速度至关重要。这可以通过使用非常宽的低通滤波器带宽来实现,它能非常快地调谐到最终频率。在这些应用中,通过使用查找表(针对每个频率直接写入频率值)可以绕过自动频率校准程序,也可以使用真正的单核宽带VCO,如HMC733 ,其复杂性更低。

对于锁相环电路,低通滤波器的带宽对系统建立时间有直接影响。低通滤波器是我们电路中的最后一个元件。如果建立时间至关重要,应将环路带宽增加到允许的最大带宽,以实现稳定锁定并满足相位噪声和杂散频率目标。通信链路中的窄带要求意味着使用HMC507时,为使积分噪声最小(30 kHz至100 MHz之间),低通滤波器的最佳带宽约为207 kHz(图20)。这会贡献大约-51 dBc的积分噪声,可在大约51μs内实现频率锁定,误差范围为1 kHz(图22)。

“图20.
图20. 相位噪声HMC704加HMC507

“图21.
图21. 相位噪声HMC704加HMC586

相比之下,宽带HMC586(覆盖4 GHz至8 GHz)以更接近300 kHz带宽的更宽带宽实现最佳均方根相位噪声(图21),积分噪声为-44 dBc。但是,它在不到27μs的时间内实现相同精度的频率锁定(图23)。正确的器件选择和周围电路设计对于实现应用的最佳结果至关重要。

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图22. 频率建立:HMC704加HMC507

“图23.
图23. HMC704加HMC586

低抖动时钟

对于高速DAC和ADC,干净的低抖动采样时钟是必不可少的构建模块。为使带内噪声最小,应选择较低的N值;但为使杂散噪声最小,最好选择整数N值。时钟往往是固定频率,因此可以选择频率以确保REFIN频率恰好是输入频率的整数倍。这样可以保证PLL带内噪声最低。选择VCO(无论集成与否)时,须确保其噪声对应用而言足够低,尤其要注意宽带噪声。然后需要精心放置低通滤波器,以确保带内PLL噪声与VCO噪声相交——这样可确保均方根抖动最低。相位裕度为60°的低通滤波器可确保滤波器峰值最低,从而最大限度地减少抖动。这样的话,低抖动时钟就落在本文讨论的第一个电路的时钟净化应用和所讨论的最后一个电路的快速开关能力之间。

对于时钟电路,时钟的均方根抖动是关键性能参数。这可以利用ADIsimPLL估算,或使用信号源分析仪测量。对于像 ADF5356这样的 高性能PLL器件,相对较宽的低通滤波器带宽(132 kHz),配合WenxelOCXO之类的超低REFIN源,允许用户设计均方根抖动低于90 fs的时钟(图26)。操纵PLL环路滤波器带宽(LBW)的位置表明,如果降低太多,VCO噪声在偏移较小时(图24)将开始占主导地位,带内PLL噪声实际上会降低,而如果提高太多的话,带内噪声在偏移处占主导地位,VCO噪声则显著降低(图25)。

“图24.
图24. LBW = 10 kHz,331 fs抖动

“图25.
图25. LBW = 500 kHz,111 fs抖动

“图26.
图26. LBW = 132 kHz,83 fs抖动

ADI 行业领先的 PLL 频率合成器系列具有各种高性能、低抖动时钟生成和分配器件。该系列有100多种产品,品种丰富,仍在不断扩充,均针对高数据速率、低抖动时钟应用进行了优化,产品组合包括PLL、PLL/VCO和分配芯片,设计用于同步、时钟分配和相位噪声性能均至关重要的时钟应用。

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围观 9

几乎每个RF和微波系统都需要频率合成器。频率合成器产生本振信号以驱动混频器、调制器、解调器及其他许多RF和微波器件。频率合成器常被视为系统的心跳,创建方法之一是使用锁相环(PLL)频率合成器。

传统上,一个简单的PLL将压控振荡器(VCO)输出频率分频,将其与一个参考信号进行比较,然后微调VCO控制电压以微调其输出频率。很多年来,PLL和VCO是两种单独的芯片——这就是分立解决方案。VCO产生实际输出信号;PLL监控输出信号并调谐VCO,以将其相对一个已知参考信号锁定。

分立解决方案有多个优点:

● 可设计每个分立芯片以提供尽可能好的性能。
● PLL和VCO之间的物理距离降低了交叉耦合效应,使输出端的干扰杂散信号最小化。
● 如果环路中的一个芯片损坏,只需更换较少的元件。

分立解决方案在频率合成器行业长期处于优势地位,但它也有缺点。一个主要问题是:为了容纳两个芯片及其所有支持元件,分立解决方案需要大量板空间。这导致终端产品尺寸较大且成本较高。

分立解决方案的另一个主要问题是传统VCO的输出频率范围较窄。典型VCO带宽为50 MHz至500 MHz;虽然可以达到2 GHz左右,但这需要基于运算放大器的有源滤波器。对任何希望实现更宽频率范围的人来说,这都是一个重大挑战。为了创建频率范围更宽的合成器,需要多个PLL、VCO、支持元件、滤波、开关和电源!这会使设计的板空间和成本呈指数式增加。分立解决方案不仅会影响板设计,而且涉及大量额外工作,包括为每种器件进行质量评定、开发软件及库存管理。

大约10年前,基于PLL的频率合成器行业有了一次突破。第一代集成式PLL和VCO(PLL/VCO)开始出现在市场上。这一重大发展意味着电路板可以更小,成本可以更低,额外工作可以大幅减少。集成解决方案还意味着VCO架构可以改变,利用一个器件便能实现宽带频率合成器。我们将探讨VCO架构,以及向集成VCO的转变如何开启高性能频率合成器的大门。

传统VCO是很简单的器件——电压施加于VCO的调谐引脚,随即输出某一频率;电压提高,输出频率也提高;电压降低,输出频率也降低。图1所示为GaAs MMIC VCO的调谐电压与输出频率的关系示例——13 V调谐范围需要有源滤波器或带高压电荷泵的PLL。

“图1.
图1. 传统VCO——调谐电压与输出频率的关系

集成PLL/VCO解决方案采用的VCO架构虽然是基于传统架构,但有很大的不同。集成PLL/VCO将多个传统VCO集成在一起,产生一个带宽非常宽的VCO。各个VCO——通过接入和断开电容而创建——称为频段。PLL和VCO集成在一个芯片上,因而可实现多频段架构。每次用户希望锁定一个新频率时,器件就会启动VCO校准过程,芯片快速遍历VCO频段,选择一个最适合所需输出频率的频段。一旦选定VCO频段,PLL就会锁定环路,使输出保持在所需频率。

第一代PLL/VCO芯片就有超过4 GHz的带宽!相比之下,分立解决方案只有100 MHz到300 MHz带宽——而且4 GHz频率范围是由一个微小芯片实现的,而不是之前需要的多个PLL、VCO、滤波器和开关。图2所示为一个多频段PLL/VCO的调谐电压与输出频率的关系。本例中,基频VCO输出范围规定为2200 MHz至4400 MHz。VCO输出之后有一组分频器,不过其仍在芯片内部,可将信号分频至最低35 MHz;超过4 GHz带宽就是这样得到的——全部来自单个5 mm × 5 mm封装。

“图2.
图2. 多频段VCO——调谐电压与输出频率的关系

虽然这一突破性技术大大提高了频率范围,减少了板空间、成本和额外工作,但它仍有缺点,使得集成解决方案不能完全取代分立解决方案。许多应用的最重要性能规格(除了频率范围)是相位噪声。

相位噪声为何如此重要?想象一个信号通过晴朗空气传输的系统。假设在发射天线处发射信号的信噪比为50 dB。这意味着,接收机要接收的信号比发射信号任一侧的噪声(即邻近的更高和更低频率)要强50 dB。假定此信号可以传输10英里,这之后的信号功率将衰变为噪声,传输将丢失。现在,假设频率合成器的相位噪声改善了3 dB。这意味着发射信号的信噪比为53 dB。因此,发射信号功率是先前10英里距离信号的两倍,它在衰变为噪声之前能够传输得更远。更远的传输距离意味着所需的中继器/发射器会更少,成本得以降低。

除了这个通信例子以外,还有来自电子测试与测量领域对相位噪声性能的推动。无论通信行业需要什么样的相位噪声性能,电子测试与测量仪器需要的相位噪声性能只会更高,只有这样才能测量通信协议。

虽然许多解决方案能从分立式转移到集成式——节省数以百万计美元的工艺成本——但第一代PLL/VCO的相位噪声性能还不够好,不适合许多要求低相位噪声的应用。除相位噪声性能外,与很多需要分立PLL和VCO的应用相比,频率范围也相当低。

频率范围问题可通过倍频器和乘法器解决,但这些是高功耗器件,而且会增加解决方案的成本和板空间。

幸运的是,在推出这些集成解决方案的同时,业界便已着手开发新的IC工艺以获得人们强烈期盼的相位噪声和频率范围改善。

此时的舞台已为第二代集成PLL/VCO的亮相做好准备。第二代产品的要求如下:

  • 输出频率大于4.4 GHz。
  • 相位噪声性能可与分立解决方案相比拟。
  • 在单个小封装中集成PLL和VCO。
  • 成本低于分立解决方案。

2014年晚些时候,第二代集成PLL/VCO正式登场。市场上开始出现超过10 GHz输出频率范围的产品,其相位噪声堪比分立VCO,采用5 mm × 5 mm封装,价格低于类似的分立PLL和VCO解决方案(但其频率范围要窄得多)。

例如,ADI公司的ADF4355系列实现了第二代的所有要求:

  • 输出频率从50 MHz到13.6 GHz (一个端口≤6.8 GHz,另一个端口≤6.8 GHz)。
  • 相位噪声:
    • 传统分立VCO在10 GHz时:–110 dBc/Hz (100 kHz偏移)和–135 dBc/Hz (1 MHz偏移)。分立VCO用频率范围换取相位噪声性能。
    • ADF4355系列在10 GHz时:–106.5 dBc/Hz (100 kHz偏移)和–130 dBc/Hz (1 MHz偏移)。
  • 5 mm × 5 mm LFCSP封装。
  • 价格随器件而异,但成本低于分立解决方案。

现在,用户不仅可享有分立解决方案的相位噪声性能好处,还能获得集成解决方案的所有其他好处。更有利的是,PLL技术在这些年中也得到了发展,因此,第二代PLL/VCO器件的PLL性能也有很多改善。

对于第一代PLL/VCO,PLL模块的最大鉴频鉴相器(PFD)频率在32 MHz左右,小数N分频器的分辨率在12位左右。这种组合意味着典型通道分辨率在数十kHz。第二代PLL/VCO的最大PFD频率大于100 MHz,小数N分频器的分辨率为25位,甚至高达49位。这主要有两个好处——PFD频率越高,PLL相位噪声就越低(PFD频率每提高一倍,N分频器便可减半,N分频器噪声分布相应地降低3 dB);25位甚至更高的分辨率支持精密频率生成和亚Hz频率步进(频率分辨率)。

杂散性能

集成PLL/VCO有一个重要方面需要讨论。上文指出了分立解决方案的一个优点,那就是两个芯片之间的物理隔离降低了PLL与VCO之间的交叉耦合,从而降低了干扰杂散信号的功率。当集成PLL和VCO时,杂散性能不可避免会下降。市场上的某些器件设法将此性能下降保持在非常低的水平,使PLL/VCO具有令人吃惊的良好杂散性能—— HMC830就是一例。其他PLL/VCO器件需要采取一些额外措施来改善杂散水平,以便支持某些高性能产品。

改变PFD频率以消除整数边界杂散

一种技术是利用频率规划算法改变PLL的PFD频率。这样可以将PFD模块引起的杂散信号转移到不会造成较大影响的区域,从而在事实上消除杂散。相关详细信息请参阅“分析、优化和消除集成VCO的锁相环在高达13.6 GHz处的整数边界杂散”一文。

隔离PLL和VCO

如上所述,PLL和VCO电路紧密靠近可能引起不需要的耦合。为解决这一问题,可使用双芯片解决方案将PLL和VCO电路从物理上隔离开来。这样既能获得分立解决方案的低杂散信号优势,又能享有集成解决方案的宽输出频率优势。

ADI公司分立小数N分频PLL产品系列中的HMC704非常适合这一任务。在这种解决方案中,VCO输出信号之一(ADF4355系列全部都有两路输出)馈送到HMC704(对此信号使用可选的10 dB衰减器可进一步降低杂散水平)。ADF4355 PLL最初用于完成VCO校准并锁定所需频率。然后可关闭ADF4355 PLL部分,即让电荷泵处于三态并使计数器保持复位状态,从而消除PLL中的所有杂散,而HMC704将使环路保持锁定。这样做有多方面好处:

  • 使用非VCO所在芯片中的PLL可降低杂散功率。
  • HMC704的固有杂散性能优于ADF4355 PLL——因此,杂散进一步降低。
  • HMC704的归一化相位噪底低于ADF4355 PLL——因此,频率合成器输出端的噪声更低。

为使环路闭合,HMC704电荷泵输出连接到一个环路滤波器。环路滤波器输出必须连接到ADF4355 VTUNE引脚。当环路锁定时,HMC704仅用作PLL,ADF5355仅用作VCO。要完全消除ADF4355 PLL中的杂散,当ADF4355 PLL不使用时,必须将ADF4355参考输入引脚接地。幸运的是,这在HMC704中很容易做到。HMC704有一个通用输出(GPO)引脚——此引脚可直接连到ADF4355参考输入引脚。当ADF4355需要参考信号时(用于VCO校准),HMC704可将其参考信号路由到GPO引脚;当没必要将ADF4355参考输入引脚接地时,可设置HMC704通过GPO引脚输出GND。图3显示的便是这种电路。

“图3.利用外部HMC704
图3.利用外部HMC704 PLL锁定ADF4355以改善杂散性能

ADI公司推出了四款具有第二代PLL/VCO性能的重要器件——ADF4355系列。该系列有四款器件:其中三款非常相似,仅频率范围不同;第四款是低功耗版本。

  • ADF4355-2:集成式PLL/VCO,输出53 MHz至4400 MHz。
  • ADF4355:集成式PLL/VCO,输出53 MHz至6800 MHz。
  • ADF5355:集成式PLL/VCO,输出53 MHz至13,600 MHz。
  • ADF4355-3:低功耗集成式PLL/VCO,输出51 MHz至6600 MHz。

所有器件信息均可在analog.com 上找到,包括数据手册、样片、评估板、控制软件、仿真软件、用户指南、EngineerZone®在线支持社区等。

作者

Robert Brennan

Robert Brennan毕业于爱尔兰利默里克大学,拥有电子工程学士学位,并于2010年加入ADI公司。他在ADI公司利默里克办公室担任了数年RF应用工程师,之后重新分配到美国办公室,目前担任RF和微波部的营销工程师,工作地点在马萨诸塞州。他主要研究PLL、VCO和集成式PLL/VCO。Robert目前正在塔夫茨大学攻读工程管理硕士学位。

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围观 11

锁相环(PLL)是现代通信系统的基本构建模块PLLs 通常用在无线电接收机或发射机中,主要提供"本振"(LO)功能;也可用于时钟信号分配和降噪,而且越来越多地用作高采样速率模数或数模转换的时钟源。

由于每一代PLL的噪声性能都在改善,因此电源噪声的影响变得越来越明显,某些情况下甚至可限制噪声性能。我们今天讨论下图1所示的基本PLL方案,并考察每个构建模块的电源管理要求。

图1.显示各种电源管理要求的基本锁相环
图1.显示各种电源管理要求的基本锁相环

PLL中,反馈控制环路驱动电压控制振荡器(VCO),使振荡器频率(或相位)精确跟踪所施加基准频率的倍数。许多优秀的参考文献 (例如Best的锁相环),解释了PLL的数学分析;ADI的ADIsimPLL™等仿真工具则对了解环路传递函数和计算很有帮助。下面让我们依次考察一下PLL构建模块。

VCO和VCO推压

电压控制振荡器将来自鉴相器的误差电压转换成输出频率。器件"增益"定义为KVCO,通常以MHz/V表示。电压控制可变电容二极管(变容二极管)常用于调节VCO内的频率。VCO的增益通常足以提供充分的频率覆盖范围,但仍不足以降低相位噪声,因为任何变容二极管噪声都会被放大KVCO倍,进而增加输出相位噪声。

多频段集成VCO的出现,例如用于频率合成器ADF4350的集成VCO,可避免在KVCO与频率覆盖范围间进行取舍,使PLL设计人员可以使用包含数个中等增益VCO的IC以及智能频段切换程序,根据已编程的输出频率选择适当的频段。这种频段分割提供了宽广的总体范围和较低噪声。

除了需要从输入电压变化转换至输出频率变化(KVCO),外,电源波动也会给输出频率变化带来干扰成分。VCO对电源波动的灵敏度定义为VCO 推压 (Kpushing),通常是所需KVCO的一小部分。例如,Kpushing 通常是KVCO的5%至20%。因此,对于高增益VCO,推压效应增大,VCO电源的噪声贡献就更加举足轻重。

VCO推压的测量方法如下:向VTUNE引脚施加直流调谐电压,改变电源电压并测量频率变化。推压系数是频率变化与电压变化之比,如表1所示,使用的是ADF4350 PLL。

表1. ADF4350 VCO推压测
表1. ADF4350 VCO推压测

另一种方法:将低频方波直流耦合至电源内,同时观察VCO频谱任一侧上的频移键控 (FSK)调制峰值(图2)。峰值间频率偏差除以方波幅度,便得出VCO推压系数。该测量方法比静态直流测试更精确,因为消除了与直流输入电压变化相关的任何热效应。

图2.ADF4350 VCO通过10kHz、0.6vp-p方波响应电源调制的频谱分析仪曲线图
图2.ADF4350 VCO通过10kHz、0.6vp-p方波响应电源调制的频谱分析仪曲线图

图2显示ADF4350 VCO输出在3.3 GHz、对标称3.3 V电源施加10 kHz、0.6 Vp-p方波时的频谱分析仪曲线图。对于1.62 MHz/0.6 V或2.7 MHz/V的推压系数,最终偏差为3326.51 MHz – 3324.89 MHz = 1.62 MHz。该结果可与表1中的静态测量 2.3 MHz/V比较。

在PLL系统中,较高的VCO推压意味着VCO电源噪声的增加倍数更大。为尽可能降低对VCO相位噪声的影响,需要低噪声电源。

不同低压差调节器(LDO)如何影响PLL相位噪声?

举个例子,ADP3334调节器的集成均方根噪声为27 μV(40多年来,从10 Hz至100 kHz)。该结果可与ADF4350评估板上使用的LDO ADP150的9 μV比较。图3中可以看出已测量PLL相位噪声频谱密度的差异。测量使用4.4 GHz VCO频率进行,其中VCO推压为最大值(表1),因此属于最差情况结果。ADP150调节器噪声足够低,因此对 VCO噪声的贡献可以忽略不计,使用两节(假定"无噪声")AA电池重复测量可确认这一点。

图3.使用ADP3334和ADP150LDO对(AA电池)供电时ADF4350在4.4GHz下的相位噪声比较
图3.使用ADP3334和ADP150LDO对(AA电池)供电时ADF4350在4.4GHz下的相位噪声比较

图3强调了低噪声电源对于ADF4350的重要性,但对电源或 LDO的噪声该如何要求呢?

与VCO噪声类似,LDO的相位噪声贡献可以看成加性成分ΦLDO(t), 如图4所示。

图4.小信号加性vco电源噪声模型
图4.小信号加性vco电源噪声模型

再次使用VCO超额相位表达式得到:

或者在频域中为:

其中vLDO(f)是LDO的电压噪声频谱密度。

1 Hz带宽内的单边带电源频谱密度SΦ(f)由下式得出:

以dB表示时,用于计算电源噪声引起的相位噪声贡献的公式如下:

其中L(LDO) 是失调为f时,调节器对VCO相位噪声(以dBc/Hz表示)的噪声贡献;f; Kpushing是VCO推压系数,以Hz/V表示;vLDO(f)是给定频率偏移下的噪声频谱密度,以V/√Hz表示.

在自由模式VCO中,总噪声为LLDO值加VCO噪声。以dB表示则为:

例如,试考虑推压系数为10 MHz/V、在100 kHz偏移下测得相位噪声为–116 dBc/Hz的VCO:要在100 kHz下不降低VCO噪声性能,所需的电源噪声频谱密度是多少?电源噪声和VCO噪声作为方和根添加,因此电源噪声应比VCO噪声至少低6 dB,以便将噪声贡献降至最低。所以LLDO应小于–122 dBc/Hz。使用公式1,

求解vLDO(f),

在100 kHz偏移下,vLDO(f)= 11.2 nV/√

给定偏移下的LDO噪声频谱密度通常可通过LDO数据手册的典型性能曲线读取。

当VCO连接在负反馈PLL内时,LDO噪声以类似于VCO噪声的方式通过PLL环路滤波器进行高通滤波。因此,上述公式仅适用于大于PLL环路带宽的频率偏移。在PLL环路带宽内,PLL可成功跟踪并滤 LDO噪声,从而降低其噪声贡献。

LDO滤波

要改善LDO噪声,通常有两种选择:使用具有更少噪声的LDO,或者对LDO输出进行后置滤波。当无滤波器的噪声要求超过经济型LDO的能力时,滤波选项可能是不错的选择。简单的LC π 滤波器通常足以将带外LDO噪声降低20 dB(图5)。

图5.用于衰减LDO噪声的LCπ滤波器
图5.用于衰减LDO噪声的LCπ滤波器

选择器件时需要非常小心。典型电感为微亨利范围内(使用铁氧体磁芯),因此需要考虑电感数据手册中指定的饱和电流 (ISAT),作为电感下降10%时的直流电平。VCO消耗的电流应小于ISAT. 有效串联电阻(ESR)也是一个问题,因为它会造成滤波器两端的IR压降。对于消耗300 mA直流电流的微波VCO,需要ESR小于0.33 ?的电感,以产生小于100 mV的IR压降。较低的非零ESR还可抑制滤波器响应并改善LDO稳定性。为此,选择具有极低寄生ESR的电容并添加专用串联电阻可能较为实际。上述方案可使用可下载的器件评估器如NI Multisim™在SPICE 中轻松实现仿真。

电荷泵和滤波器

电荷泵将鉴相器误差电压转换为电流脉冲,并通过PLL环路滤波器进行积分和平滑处理。电荷泵通常可在最多低于其电源电压(VP)0.5 V的电压下工作。例如,如果最大电荷泵电源为5.5 V,那么电荷泵只能在最高5 V输出电压下工作。如果VCO需要更高的调谐电压,则通常需要有源滤波器。有关实际PLL的有用信息和参考设计,请参见电路笔记CN-0174,5处理高压的方式请参见"利用高压VCO设计高性能锁相环,"该文章发表于模拟对话第43卷第4期(2009)。有源滤波器的替代方案是使用PLL和针对更高电压设计的电荷泵,例如ADF4150HV.ADF4150HV可使用高达30 V的电荷泵电压工作,从而在许多情况中省去了有源滤波器。

电荷泵的低功耗使其看似颇具吸引力,可使用升压转换器从较低的电源电压产生高电荷泵电压,然而与此类DC-DC转换器相关的开关频率纹波可能在VCO的输出端产生干扰杂散音。高PLL杂散可能造成发射机发射屏蔽测试失败,或者降低接收机系统内的灵敏度和带外阻塞性能。为帮助指导转换器纹波的规格,使用图6的测量设置针对各种PLL环路带宽获得全面电源抑制曲线图与频率的关系。

图6.测量电荷泵电源抑制的设置
图6.测量电荷泵电源抑制的设置

17.4 mV (–22 dBm)的纹波信号经交流耦合至电源电压,并在频率范围内进行扫描。在每一频率下测量杂散水平,并根据–22dBm输入与杂散输出电平间的差异(以dB表示)计算PSR。留在适当位置的0.1 μF和1 nF电荷泵电源去耦电容为耦合信号提供一定衰减,因此发生器处的信号电平增加,直至在各频率点下引脚上直接测得17.4 mV。结果如图7所示。

图7.ADF4150HF电荷泵电源抑制曲线图
图7.ADF4150HF电荷泵电源抑制曲线图

在PLL环路带宽内,随着频率增加,电源抑制最初变差。随着频率接近PLL环路带宽,纹波频率以类似于基准噪声的方式衰减,PSR改善。该曲线图显示,需要具有较高开关频率(理想情况下大于1 MHz)的升压转换器,以便尽可能降低开关杂散。另外,PLL环路带宽应尽可能降至最低。

1.3 MHz时,ADP1613就是一款合适的升压转换器。如果将PLL环路带宽设置为10 kHz,PSR可能达到大约90 dB;环路带宽为80 kHz时,PSR为50 dB。首先解决PLL杂散水平要求后,可以回头决定升压转换器输出所需的纹波电平。例如,如果PLL需要小于–80 dBm的杂散,且PSR为50 dB,则电荷泵电源输入端的纹波功率需小–30 dBm,即20 mVp-p。如果在电荷泵电源引脚附近放置足够的去耦电容,上述水平的纹波电压可使用纹波滤波器轻松实现。例如,100 nF去耦电容在1.3MHz时可提供20 dB以上的纹波衰减。应小心使用具有适当电压额定值的电容;例如,如果升压转换器产生18 V电源,应使用具有20V或更高额定值的电容。

使用基于Excel的设计工具ADP161x.可以简化升压转换器和纹波滤波器的设计。图8显示用于5 V输入至20 V输出设计的用户输入。为将转换器级输出端的电压纹波降至最低,该设计选择噪声滤波器选项,并将VOUT 纹波场设定为最小值。高压电荷泵的功耗为2 mA(最大值),因此 IOUT为10 mA以提供裕量。该设计使用20 kHz的PLL环路带宽,通过ADF4150HV评估板,进行测试。根据图7,可能获得约70dB的PSR。由于PSR极佳,此设置未在VCO输出端呈现明显的开关杂散(< –110 dBm),即使是在省去噪声滤波器时。

图8.ADP1613升压转换器EXCEL设计工具
图8.ADP1613升压转换器EXCEL设计工具

作为最终实验,将高压电荷泵的PSR与有源滤波器(目前用于产生高VCO调谐电压的最常见拓扑结构)进行比较。为执行测量,使用无源环路滤波器将幅度为1 Vp-p的交流信号注入ADF4150HV的电荷泵电源(VP)与图6的测量设置相同。后以有源滤波器代替相等带宽的无源滤波器,重复相同的测量。所用的有源滤波器为CPA_PPFFBP1型,如ADIsimPLL所述(图9)。

图9.ADlsimPLL中CPA_PPFFBP1滤波器设计的屏幕视图。
图9.ADlsimPLL中CPA_PPFFBP1滤波器设计的屏幕视图。

为提供公平的比较,电荷泵和运算放大器电源引脚上的去耦相同,即10 μF、10 nF和10 pF电容并联。

测量结果显示于图10中:与有源滤波器相比,高压电荷泵的开关杂散水平降低了40 dB至45 dB。利用高压电荷泵改善的杂散水平部分可解释为通过有源滤波器看到的环路滤波器衰减更小,其中注入的纹波在第一极点之后,而在无源滤波器中注入的纹波位于输入端。

图10.有源环路滤波器与高压无源滤波器的电源纹波电平
图10.有源环路滤波器与高压无源滤波器的电源纹波电平

最后一点:图1所示的第三电源电轨(分压器电源,最后一点:图1所示的第三电源电轨(分压器电源,AVDD/DVDD—与VCO 和电荷泵电源相比具有较宽松的电源要求,因为PLL(AVDD)的RF部分通常是具有稳定带隙参考偏置电压的双极性ECL逻辑级,所以相对不受电源影响。另外,数字CMOS模块本质上对电源噪声具有更强的抵抗力。因此,建议选择(DVDD)能够满足此电轨电压和电流要求的中等性能LDO,并在所有电源引脚附近充分去耦;通常100 nF和10 pF并联就够了。

结束语

以上已讨论主要PLL模块的电源管理要求,并针对VCO和电荷泵电源推算出规格。ADI为电源管理和PLL IC提供多种设计支持工具,包括参考电路和解决方案,还有各种仿真工具,如ADIsimPLL和ADIsimPower。在了解了电源噪声和纹波对PLL性能的影响后,您可以回头推算电源管理模块的规格,进而实现性能最佳的PLL设计。

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