常见的MSC-51单片机中一般采用双列直插(DIP)封装,共40个引脚。

图为引脚排列图。其中的40个引脚大致可以分为四类:电源、时钟、控制和I/O引脚。

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一:电源

VCC:芯片电源,一般为+5V。

VSS:接地端。

二:时钟

XTAL1和XTAL2:晶体振荡电路反相输入端和输出端。

当使用内部振荡电路时,需要外接晶振,常见的有4M、6M、11.0592M、12M等。

当使用外部振荡输入时XTAL1接地,XTAL2接外部振荡脉冲输入。

三:控制线

MCS-51单片机的控制线共有4根,其中3根是复用线,具有两种功能。

1、ALE/PROG:地址锁存允许/编程脉冲

ALE:正常使用时为ALE功能,主要用来锁存PO口送出的8位地址。

PO口一般分时传送低8位地址信号,且均为二进制数。

区分是否是低8位数据信号还是地址信号就看ALE引脚。

当ALE引脚信号有效时,PO口传送的是低8位地址信号;

当ALE无效时,PO口传送的是8位数据信号。

一般在ALE引脚的下降沿锁定PO口传送的内容,即低8位地址信号。

当CPU不执行访问外部RAM指令(MOVX)时,ALE以时钟振荡频率1/6的固定频率输出。

所以ALE信号也可以作为外部芯片的时钟信号。

但当CPU执行访问外部RAM(MOVX)时,ALE将跳过一个ALE脉冲。

PROG:当单片机在编程期间,该引脚输入编程脉冲(由编程器提供)。

2、PSEN:外部ROM读选通信号

当单片机读外部ROM时,每个机器周期内PSEN有两次有效输出。

PSEN就相当于外部ROM芯片输出允许的选通信号。

但读片内ROM和读片外RAM时无效。

3、RST:复位引脚

RST为单片机上电复位输入端。

只要在该引脚上连续保持两个机器周期以上的高电平,单片机就可以实现复位操作。

复位后程序从0000H出开始执行。

在一般应用中可以用RC电路来实现单片机的上电复位。

在一些工业控制等要求较高的场合一般用专用的看门狗芯片进行复位以及电源监控。

典型的RC上电复位电路如下图所示:

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4、EA/VPP:内外ROM选择/EPROM编程电源

EA:正常工作时,EA为内部ROM选择端。

MCS-51型单片机的寻址范围为64KB,其中4K在片内,60K在片外。

当EA为高电平时,先访问内ROM,当程序长度超过4K时将自动转向执行外部ROM中的程序。

当EA为低电平时单片机只访问外部ROM,对老的8031单片机(因片内没有ROM),EA必须接地。

目前的大部分单片机都自带ROM,所以一般应用中也将EA接高电平。

VPP:对于有内部EPROM的单片机,在片内EPROM的编程期间,此引脚用于施加编程电源。

四:I/O引脚

MCS-51单片机共有4个8位并行I/O端口,共32个可编程I/O引脚。

4个I/O口各有各的功能,在一般情况下:

PO口专用于分时传送低8位地址信号和8位数据信号。

P2口专用于传送高8位地址信号。

P3口大部分时间用于第二功能。

当然所有的I/O口都可以作为普通的输入/输出端口用。

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1. 当前CPU上的晶体管已经远远不是千万级别的概念,而是数个billion。

2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺,Fin Pitch小于 50nm,可以说是技术上的一个飞跃了。关于所谓的14nm,实际只能初略的反映工艺的一个技术节点,真正的沟道长度要比14nm要长一些。

3. 关于14nm之后的技术,目前理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习,据说目前10nm已经完成了大规模生产最初阶段的论证,而7nm也基本完成了实验室阶段的研发。感觉5nm,甚至是3nm只是时间上的问题。

4. 关于CPU的生产流程,实际只包含Intel的工艺是不完整的。目前技术上有两大阵营,一者是Intel为首的Bulk Si FinFET 技术,一者是IBM为首的 SOI Si 技术,两者技术各有利弊。

5. 关于那么多晶体管是怎么弄上去的,实际最本质的还是光刻技术 Photolithography,随着特征尺寸的缩小,光刻的重要性已经上升到无法上升的地步了,以至于出现了EUV Extreme ultraviolet lithography 和Multiple patterning Multiple patterning 等诸多逆天的技术,光这些技术都可以说上很多文字了。

6. 半导体产业毋庸置疑是近百年最为激动人心的领域,正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的IT 技术进步。

7. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误,这本身就是一件非常amazing的事情,其实在那小小的CPU背后包含了无数人几十年的心血(Intel在美国的技术研发部门有一万多人,其中有8000多PhD,可想而知其中投入的人力物力之大),于是这个问题就不难理解了。

之前因为科研需求拆过一个CPU。

于是放两张照片和大家分享。

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这是一个Top-down View 的SEM照片,可以非常清晰的看见CPU内部的层状结构,越往下线宽越窄,越靠近器件层。

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这是CPU的截面视图,可以清晰的看到层状的CPU结构,由上到下有大约10层,其中最下层为器件层,即是MOSFET晶体管

拆解的CPU是AMD的产品,AMD作为IBM阵营的公司,同Intel不同,其采用的是SOI 衬底技术。

关于之前提到的Intel 14nm 技术,在去年的国际电子器件会议上(IEDM2014),Intel公布了其的具体的技术细节,虽然还是有些语焉不详,但已经能够比较完整了解其中的一些工艺进展。

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此为3D FinFET中的Fin结构,Fin Pitch(两个Fin之间的距离)为40nm,这对于工艺上是很大的挑战了,同时对于提高集成度缩小成本具有非常重要的意义

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这是整个CPU某一区域的截面TEM图,很明显比我那个粗糙的SEM要清楚太多了。最下层同样是晶体管

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这张图上显示了Intel最新采用的Air Gap技术,图中黑色区域即是air gap。因为空气的K值近乎最低,此举有利于减小互联线之间的寄生电容,减小信号delay

同时在IEDM 2014上IBM也公布了SOI阵营的14nm技术,相比Intel的技术,IBM要更加fancy和复杂,估计成本也要高不少。

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和Intel的体硅(Bulk Si)技术不一样,IBM采用的是绝缘体上硅(SOI)上的3D晶体管

关于7nm以后的technology node,其实工业界也是莫衷一是,Wiki上认为5nm(5 nanometer)将是Moore‘s Law的尽头,但Intel也有大牛表示FinFET技术可以把Moore’s Law 推展至3nm(Moore's Law Dead by 2022, Expert Says, 7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law).

关于提到的EUV(极紫外)光刻技术,其采用波长为13.5nm的紫外光用于光刻,因为波长远小于当前使用的193nm光源,因为光的衍射带来的精度问题将大大减小,但小波长意味着非常高的能量(正比于光波的频率,反比于波长),因此如何得到稳定、合适、大功率的光源是一个极难的问题,同时因为极小的波长,普通用于聚焦的透镜将无法使用,只能使用反射式透镜,这也是一个极难的问题。据说目前TSMC 非常看好此项技术,已经入手好几台了,只是Intel仍然按兵不动,据说还要接着弄multiple patterning。

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研究机构IC Insights周二公布2016全球前二十大芯片厂预估营收排名,其中美国有八家半导体厂入榜,日本、欧洲与台湾各有三家,韩国则有两家挤进榜。联发科跟随OPPO、vivo等手机厂商快速成长,今年营收估计将达 86.1 亿美元,年成长 29%。若除去三大纯晶圆代工厂,中国最大的半导体公司华为海思将以37.62亿美元的营收排名第19。


  
英特尔今年预估营收将来到563.13亿美元,较去年成长8%,依旧稳居半导体业龙头。排名第二的三星,营收预估成长4%至435.35亿美元,与英特尔的差距拉大至29.4%。晶圆代工厂台积电预估营收将成长11%,成为293.24亿美元,居第三名,成长幅度为前五大厂之首。

高通、博通分居第四与第五名,预估营收分别年减4%与年增1%。 整个来看,今年前20大厂仅有五家营收成长幅度来到两位数。除了台积电之外,还有第9名东芝成长16%、第11名(原第13名)联发科成长29%、第14名苹果成长17%、第16名NVIDIA成长35%。

IC Insights 指出,以营收成长速度来看,NVIDIA今年受惠图像处理芯片、Tegra 处理器在电竞、数据中心与车用市场之应用高度成长,营收可望达到 63.4 亿美元,年成长 35%,将是半导体大厂中成长幅度最大的厂商。联发科因中国大陆地区的手机客户 OPPO、vivo 等快速成长,今年营收估计将达 86.1 亿美元,年成长 29%,将是半导体业界成长幅度第二大的厂商,并将超越英飞凌与 ST,升上全球第 11 大厂的位置。

IC Insights报告又指出,若将台积电、格罗方德(GlobalFoundries)与联电等三大纯晶圆代工厂排除,AMD(42.38亿美元)、海思(37.62亿美元)与夏普(37.06亿美元)依序将可名列第18、19与20名。

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来源:eettaiwan
作者:Julien Happich

当论及在不同处理器或内存之间提高芯片之间的传输流量时,光子学是一个热门的话题。截至目前为止,微波导、光调变器、输出耦合光闸与光探测器均已成功进行整合了,但要设计理想的微米级光源仍十分具有挑战性。

荷兰爱因霍芬科技大学(Eindhoven University of Technology)的研究人员在最近一期的《自然通讯》(Nature CommunicaTIons)期刊中发表有关「芯片上波导耦合纳米柱金属腔发光二极管」(Waveguide-coupled nanopillar metal-cavity light-emitTIng diodes on silicon)的最新研究。研究人员展示一种接合至硅基板的纳米级LED层堆栈,并可耦合至磷化铟(InP)薄膜波导形成光闸耦合器。

新式纳米级LED (nano-LED)的扫描式电子显微镜图(SEM)显示在金属化之前的制造组件结构。纳米柱LED位于连接至光闸耦合器的波导顶部

新式纳米级LED (nano-LED)的扫描式电子显微镜图(SEM)显示在金属化之前的制造组件结构。纳米柱LED位于连接至光闸耦合器的波导顶部

这种nano-LED采用次微米级的纳米柱形状,其效率可较前一代组件更高1,000倍,在室温下的输出功率仅几奈瓦(nW),相形之下,先前的研究结果约为皮瓦(pW)级输出功率。根据该研究论文显示,这种组件能够展现相当高的外部量子效率(室温分别为10^−4~10^−2,以及9.5K)。

而在低温时,研究人员发布的功率级为50nW,相当于在1Gb/s速率下每位传输超过400个光子,这一数字「远远高于理想接收器的散粒噪声(shot-noise)极限灵敏度。」该组件作业于电信波长(1.55μm),能以频率高达5GHz的脉冲波形产生器进行调变。


硅基板上的纳米柱状LED示意图。从顶层到底层的堆栈分别是:n-InGaAs(100 nm)/n-InP(350 nm)/InGaAs(350 nm)/p-InP(600 nm)/p-nGaAsP(200 nm)/InP(250 nm)/SiO 2/BCB/SiO2/Si

研究人员表示,「由于短距离互连的损耗低,以及整合接收器技术持续进展,这一功率级可望以超精巧的光源实现芯片内部的数据传输。」

研究人员还开发了一种表面钝化方法,能够进一步为nano-LED提高100倍的效率,同时透过改善奥姆接触(ohmic contact)进一步降低功耗。

编译:Susan Hong

(参考原文:nano-LED could support mulTI-Gbit/s on chip traffic,by Julien Happich)

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随着手机市场竞争的白热化,手机芯片设计商为了创造出差异性,发布了 8 核心以上的 CPU。让手机芯片的核心数量一举超越主流笔电的 2 或 4 核心。然而,我们是否真的需要如此多的核心?是什么原因让我们无法彻底地发挥 CPU 的真本事?

中央处理器,CPU(Central Processing Unit),做为电脑的大脑,掌管着电脑所有运行的程序。为了让程序可以运行的更快更稳,电脑架构师们不断的思考着该如何设计出更好的 CPU 架构,让使用者得以享受更加快速、便利的电脑。

为了设计出更为出色的 CPU,工程师便想借由不断提高 CPU 的时脉,让 CPU 得以在一秒内执行更多的指令。随着科技的发展,时脉的确如工程师所愿,逐步的提高。从 1990 年代开始,CPU 的时脉从 60MHz,一举提升到 2000 年的 2000MHz。进步幅度之大,令人赞叹。

发展遇到瓶颈,多核心的时代来临?

到了千禧年,时脉的进展,却不再如此顺利。当 CPU 时脉发展到 4GHz 左右时,工程师发现,CPU 每秒所制造出的热,已经突破一般家用散热器可以负担的量。为了解决工程上的瓶颈,工程师开始将目光放在多核心架构上。欲借由双核心的技术,突破单芯片效能的瓶颈。

但是,多核心架构却没有如原先预期的向超多核心发展。究竟是什么样的因素,让 CPU 的核心无法如同时脉的进展般,一飞冲天?

应用程序的极限,多核心无用武之地?

在不考虑在单一 CPU 中加入过多核心,会大幅增加 CPU 的耗电量时。最主要的因素便是多核心的应用程序不容易开发,让电脑架构师决定持续研究如何改善一个核心的效能,而非多核心架构的开发。但是,为何多核心的 应用程序会难以开发呢,这必须从使用者常用的应用程序来看。

在日常的使用环境中,使用者大多是使用网页浏览器、看影片、以及玩游戏。而这 3 种,恰好是 3 种不同的应用类型。

在使用网页浏览器时,电脑大多在等待使用者下新的指令,像是打字以及使用鼠标点击链接,接着便是从远端读取网页资料并绘成使用者界面。软件在 CPU 端可以平行运作的部分相当稀少,也因此,多核心在单纯的浏览网页上,并无法带来太多的增益。

上网看影片则是电脑会不断的从服务器接收影片的资料以及向服务器送请求,接收资料后,交由绘图处理器(GPU)进行绘图运算,将压缩过的编码影像档转换成显示器的画面。在这一类应用中,工作负担主要是在 GPU 端,CPU 可平行的程度也不高。

最后的应用,则是游玩游戏。在玩游戏时,电脑会不断的接收使用者所下的指令,接着是在电脑所建构出的虚拟世界中,标记玩家周遭的景色以及移动。之后,便是将整个虚拟世界交由 GPU,转换成显示器的画面。绘图处理器详细的运行流程在此。

在这一类应用中,因为电脑需不断地记录玩家的移动以及将虚拟世界中物体位置记录在 CPU 中,因此,CPU 的负担较其他应用沉重,毕竟它需要从硬盘中读取地图的地形座标以及玩家的位置和动作。此外,CPU 也需将大量的游戏资料送进 GPU 中。所以,游戏和前述的应用相比,可平行的程度较高。但是,4 核心也足以负荷所有需求。因为负荷最沉重负担的,依旧是 GPU。

根本问题,人的思绪是线性的

由上所述的数个原因,可以得知最根本的问题,便是人类一次只能思考一件事情。而电脑程序是由人类撰写,导致在撰写程序时会将人类的思考方式带进电脑中,让程序在早期的发展,仅需由单核心处理器便可以完成。

此外,如果要将现行的程序修改成平行程序,也因为人的思考流程是线性的,工程师需要花费相当大的力气才能找出可以平行的部分,并将程序的逻辑做大幅的修改,让平行程序难以推广。

或许会有人反驳,人一次是可以做两件事情,像是一边做事一边听音乐,但那也只能称为可以迅速的在两件事情间做切换而非同时思考。除非,有人可以将眼睛同时对焦在两点以上,这样才有可能一次处理两件事情。

此外,有部分的使用者会宣称,他们一次会开启多个网页分页,这样也算是需要多核心的 CPU,但是,如前所述,除非有人可以将眼睛对焦在两点上,同时看两个网页。不然,开启多个分页只是占用大量的内存,多核心在这类应用上没有多大的帮助。

移动时代来临,应用产生剧变

然而,在智能手机发布之后,情况开始有所转变。随着手机的迅速发展以及应用的多变,多核心的应用逐渐增加。

此外,近期的应用程序也开始提升和现实世界的互动性。以现行热门的 Pokémon GO 为例。在开启 AR 和现实世界互动时,要执行此类应用程序,便需要大量的运算资源。在寻找宝可梦时,手机需要收集 GPS 信号,下载地图资讯以及宝可梦出现的位置。

当宝可梦出现后,则需要将相机拍摄的图片和宝可梦做结合。同时,运动感测器也需要开启,计算玩家镜头的移动轨迹,订出宝可梦应该出现在画面的何处;抛球时,则需计算抛球的方向还有滑动的速度以计算抛球的距离。这些应用都可以平行,为多核心 CPU 开启一片新天地。

另外,随着自动驾驶以及人工智能的题材兴起,原本用在手机内部的芯片,开始攻城掠地,往其他领域拓展。在其他领域中,因为需要大量的感测器,让超多核心的应用化为可能。毕竟,光是接收大量的感测器资料,现行的 4 核心 CPU 已招架不住。

那么,我们是否需要多核心的 CPU 呢?对一般的笔电以及桌机使用者而言,近期的答案为否,毕竟 4 核心已经能满足使用者的需求;但在移动应用市场中,答案则为是,因为移动设备的应用越来越多元,感测器也越来越多,在 CPU 中塞入更多的核心,将可迅速的应付与日俱增的硬件需求,而不需花费大量的人力以及财力从单一核心压榨出更多效能。

来源:搜狐科技

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