等长

AD 中关于绕等长的方式与方法,建议进来看一下~

为什么要等长,等长的重要性

科学绕等长系列终篇:等长规则神圣不可侵犯?

为什么要绕等长?”这个问题在科学绕等长的第一篇文章中就已经介绍了,等长不是目的,等延时才是目的。我们之所以看见各种规则上描述的是等长5mil,或是50mil之类的条件,只是为了方便我们去理解和实际应用。

以我们最常见的DDR为例,通常大家在网上找到的各种规范中都要求数据信号控制组内5mil的误差。看过前面文章的同学应该都知道,这点等长的裕量和绕线方式、传播速度差异这些相比不值一提。

面对我们设计上可能带来的动辄几十甚至几百mil的误差,我们的信号还能HOLD住吗?

口说无凭,直接上仿真看一下。

这次试验的电路是一部分DDR走线,绕线的GAP间距不同于常见的3X而是设置为5X,走线同层,阻抗一致,尽量避免自耦合及传播速度不同带来的延时误差。

试验总共分为两次:

实验一

所有数据信号等长严格控制在5mil以内。

如何科学绕等长(三)

在上篇文章介绍信号在不同层传播速度时,我们设定了一个限制条件。那就是在阻抗50Ω的情况下计算传播速度:

“”

难道阻抗还会对信号速度产生影响?

没错,阻抗确实会对速度造成影响。

得出这个结论很简单,使用SI9000就可以验证。当阻抗控制分别为30、50、70的时候分别求解传输速度:

如何科学绕等长(二)

上一篇文章中介绍过了绕线方式带来的延时误差,从而导致等长失配。这次我们再来看另外一个常常被忽略的点,关于“同组同层”。

同组同层,最容易理解的原因之一是过孔长度带来的误差。

假设有这样一组信号中,信号中大多数信号线都是从顶层出线,直接连接到同样位于顶层的接收端。但就像下图中那样,偏偏有一个秀儿,先是打了一个过孔换层到底层,然后又换层到顶层再走到接收端。这样这个秀儿的总长度就比正常走线长了2个过孔的长度,如果板厚1.6MM,那么长度偏差就是约130mil。

“”

但这个只是一个小问题,软件就可以很简单的就帮我们给避规掉,比如在ALLEGRO中勾选Z Axis Delay后软件就会根据你的叠层信息将过孔的长度计算到总长度中,从而校正长度误差。

如何科学绕等长(一)

从小学二年级开始我们就学习了如何判断一个人有没有强迫症,比如看见一个程序猿不管是打字还是写代码,括号总是一对一起敲,那他肯定是个强迫症患者。对于Layout工程师来说有没有强迫症,就看等长绕得怎么样。

比如下面这位同学,深得等长精髓:

“”

5mil从来不是问题,0mil只是时间问题。

不可否认对于很多工程师来说,绕等长也是画板的乐趣之一。也一直流传着这样一句话:没有绕不出来的等长,只是你不想加班。

“”

那么把等长误差做到5mil,2mil甚至1mil就可以不加班了吗?

想什么呢,不加班怎么有鸡腿吃。