一.原理图
1. RS485接口6KV防雷电路设计方案

图1  RS485接口防雷电路
图1 RS485接口防雷电路

接口电路设计概述:

RS485用于设备与计算机或其它设备之间通讯,在产品应用中其走线多与电源、功率信号等混合在一起,存在EMC隐患。

本方案从EMC原理上,进行了相关的抑制干扰和抗敏感度的设计,从设计层次解决EMC问题。
电路EMC设计说明:

(1) 电路滤波设计要点:

L1为共模电感,共模电感能够对衰减共模干扰,对单板内部的干扰以及外部的干扰都能抑制,能提高产品的抗干扰能力,同时也能减小通过429信号线对外的辐射,共模电感阻抗选择范围为120Ω/100MHz ~2200Ω/100MHz,典型值选取1000Ω/100MHz;

C1、C2为滤波电容,给干扰提供低阻抗的回流路径,能有效减小对外的共模电流以同时对外界干扰能够滤波;电容容值选取范围为22PF~1000pF,典型值选取100pF;若信号线对金属外壳有绝缘耐压要求,那么差分线对地的两个滤波电容需要考虑耐压;

当电路上有多个节点时要考虑降低或去掉滤波电容的值。C3为接口地和数字地之间的跨接电容,典型取值为1000pF, C3容值可根据测试情况进行调整;

(2) 电路防雷设计要点:

为了达到IEC61000-4-5或GB17626.5标准,共模6KV,差摸2KV的防雷测试要求,D4为三端气体放电管组成第一级防护电路,用于抑制线路上的共模以及差模浪涌干扰,防止干扰通过信号线影响下一级电路;

气体放电管标称电压VBRW要求大于13V,峰值电流IPP要求大于等于143A;

峰值功率WPP要求大于等于1859W;

PTC1、PTC2为热敏电阻组成第二级防护电路,典型取值为10Ω/2W;

为保证气体放电管能顺利的导通,泄放大能量必须增加此电阻进行分压,确保大部分能量通过气体放电管走掉;

D1~D3为TSS管(半导体放电管)组成第三级防护电路,TSS管标称电压VBRW要求大于8V,峰值电流IPP要求大于等于143A;峰值功率WPP要求大于等于1144W;

接口电路设计备注:

如果设备为金属外壳,同时单板可以独立的划分出接口地,那么金属外壳与接口地直接电气连接,且单板地与接口地通过1000pF电容相连;

如果设备为非金属外壳,那么接口地PGND与单板数字地GND直接电气连接。

二. PCB设计

1. RS485接口电路布局

图1  RS485接口滤波及防护电路布局
图1 RS485接口滤波及防护电路布局

方案特点:

(1)防护器件及滤波器件要靠近接口位置处摆放且要求摆放紧凑整齐,按照先防护后滤波的规则,走线时要尽量避免走线曲折的情况;

(2) 共模电感与跨接电容要置于隔离带中。

方案分析:

(1)接口及接口滤波防护电路周边不能走线且不能放置高速或敏感的器件;
(2) 隔离带下面投影层要做掏空处理,禁止走线。

2. RS485接口电路分地设计

方案特点:

(1)为了抑制内部单板噪声通过RS485接口向外传导辐射,也为了增强单板对外部干扰的抗扰能力,在RS485接口处增加滤波器件进行抑制,以滤波器件位置大小为界,划分出接口地;

(2)隔离带中可以选择性的增加电容作为两者地之间的连接,电容C4、C5取值建议为1000pF,信号线上串联共模电感CM与电容滤波,并与接口地并联GDT和TVS管进行防护;且所有防护器件都靠近接口放置,共模电感CM置于隔离带内,具体布局如图示。

方案分析:

(1)当接口与单板存在相容性较差或不相容的电路时,需要在接口与单板之间进行“分地”处理,即根据不同的端口电压、电平信号和传输速率来分别设置地线。“分地”,可以防止不相容电路的回流信号的叠加,防止公共地线阻抗耦合;
(2)“分地”现象会导致回流信号跨越隔离带时阻抗变大,从而引起极大的EMC风险,因此在隔离带间通过电容来给信号提供回流路径。

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围观 3

编者注:

PCB设计是每个工程师必备的设计技能之一,是电子产品设计的重要环节,一个产品的原理设计再完美,如果没有好的PCB设计,其功能和可靠性会大打折扣,甚至不能正常工作。唐晓泉博士是某上市公司CAO ,多年来,他养成了独立画PCB板的习惯,以确保产品可靠性设计,在近30年的设计中,他总结了一些经验,从“术”的角度而不是“道”的角度看待PCB设计,这是真正的“授人以渔”,希望大家可以用心体会唐博士的十条总结,我们以第一人称方式分享内容

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有时想想人生还真容易,从矿石,电子管开始,到今天的微信小程序,岁月如烟似云,人生就这么玩过来了。尽管我的职业身份不断变化,但玩心不变,layout,coding成了我的终身爱好,今天借电子创新网PCB交流群聊聊PCB的那些事。

1、轮回已到,风口正当时。MPU i4004的出现,就注定了摆弄元件的电子硬件逐渐走向小众化,以及软件行业的兴起,那还是在上个世纪70年代初。随着PC和手机的平台化,特别是在2010年以后智能手机平台终归IOS和Android二大阵营,全世界就那么几十,最多不超过千人的核心硬件工程师支撑起了全球的PC和手机的硬件设计,而原本与软件不分伯仲的硬件工程师轮陷到鄙视链的最低端,甚至硬件工程师都不好意思说自己是从事IT的。

当资本与技术绑定吞噬掉以PC和手机为代表的人机交互市场后,集中巨额资本开始向以物与物交互为代表的物联网市场进攻,这场战争也有差不多打了10来年了,总的来说败多胜少。究其原因,“碎片化的应用场景”就是最好的答案,而应对“碎片化场景”的最好方法是组识集硬件与软件开发一体的全栈小团队。目前那种软硬件全球分工,动辄数千人,甚至上万的软件工厂即使在技术上能完美解决“碎片化场景”,但在商业模式上是行不通的。历史又将硬件工程师推向风口。

2、硬件决定产品的成败,PCB设计是龙头,是基石。这个问题很显然,但是在软件占主导地位的今天,却被大多数人忽视了。因为现在软件行业的硬件平台都由INTEL,APPLE类似的全球顶尖公司设计,并由富士康类似全球顶尖的公司制造,因此无论是设计质量还是制造质量都是最好的,无需为硬件操心。而对于一个集软硬件开发一体的全栈团队,硬件将是决定团队的成败、产品推出速度、资金流以及利润的必要条件。多年来,我从Smartwork(应该是国内最早的用计算机设计PCB的软件)开始一直到现在,几乎每个月要完成一块从schematic到PCB的layout(估计和许多项目负责人写的文档数量差不多),其目的就用schematic和PCB来描述自己的思想,把自己从那没完没了的讨论中解脱出来,从而有更多的时间享受生活。

3、坚实的理论基础是PCB工程师高效工作,快乐生活的源泉。理论与实际相分离,甚至于用经验代替理论,从专业角度讲,过多的经验这将导致专业的轮落;从人生角度讲,过多的经验会导致一个人的心胸越来越窄;从生活角度讲, 过多的经验会占用人生最宝贵的时间,对职业产生厌倦。

理论是事物本质的抽象,掌握并能灵活应用理论,就能以不变应万变。画了几十年PCB,几乎遍历了中外有关PCB设计的书籍和资料,但令人遗憾的是这些书籍和资料都是以经验规则为主。整那么多碎片化的,规律性很差的经验规则摆在那里,硬是活生生把一项集创造和艺术一体的设计工作搞成死气沉沉的八股。满桌子的元件,满板子的线线,而且还动动就申明:“老子在调电路,莫惹老子哦”这几乎是众多硬件工程师的真实写照。

嗨,画个PCB不就是解决电波的传输,无论是以路为代表的欧姆定律和以场为代表的有限元都是再成熟不过的理论了,为什么非要搞得如此,真是人生一大悲剧。

4、layout的策略由路与场的决定的。什么是路?什么是场?这个在高中大学的相关课程中讲得很清楚了,在这里我就不再重复,但我要更正一下很多教科书的一个不好的说法:路是用来分析低频电路,场是用来分析高频电路。这一说法直接导致读者用错路与场。我认为更适当的说法是:当信号的传输距离和信号的波长相比拟时就应该考虙使用场,否则就用路。什么是相比拟?大约是在2000年吧,我做过这方面的研究,也就是说当信号的传输距离接近信号波长的十分之一时,将开始出现场的现象;传输距离接近信号波长的四分之一时,必需用场来分析。

场在layout上如何应用?就是要避开波的折射、绕射和反射。折射和反射就是PCB的常见的SI问题,而绕射就是PCB上的铜箔太窄,信号过不去,它通常发生在地和电源层中。把折射、绕射和反射的原理记住,再用这些原理去解释一些PCB书籍和资料上规则,并画几次板子,再好悟悟,幸福的日子就在眼前。

5、如果用参考平面的来称地和电源,那么layout会更容易理解应用。信号的传输必需要有电位差,如果没有参考点,就不存在电位差;没有电位差,信号就没有办法传输。如果参考点不稳,信号的流向就不确定,那么麻烦事就大了。什么叫参考平面?参考平面就是容量很大的一个等电位体,当外界向其注入一定的能量时,参考平面上的各点的电位仍然能保持相同。

如果一块PCB上参考平面质量很好,也就是说电源和地的质量很好,那么困扰layout的信号回流,模拟地与数字地,还有接地点就可以淡化。现在低功耗技术的意味着对PCB参考平面的冲击能量很小,而多层PCB能确保参考平面电位的稳定性,这样layout就简单多了。所以现在有些工程师问我,在layout时,不分模拟地和数字地了,也不考虑信号回流了,就几层地,效果有时比认真考虑模拟地和数字地,考虑信号回流还好,就是这个道理。

群中有位同行说,他在layout时,电源,信号都安排完了,最后考虑地,我可以负责地说:这是有问题的。

6、群中有位同行拿了一块5.8G的板子,问如何layout天线。5.8G的1/10波长大约在4mm,4mm比一棵0805电阻还要长点,从图中看IC的天线输出到匹配网络之间的距离不到一棵0603电阻的长度,同时匹配网络到天线IPEX之间的距离也不到一棵0603电阻的长度,我认为尽管信号频率高达5.8G,可以不考虑阻抗匹配问题。该同行也说了这块板子好几个人同时layout,尽管每个人layout都不一样,但测试结果相差甚微。因为IC位置,IPEX的位置是定了的,这样IC到IPEX之间的距离变化不大,当然效果不会相差太大。

同时我认为如果天线与IC的阻抗相匹配,完全不需匹配网络。因为解决问题的最好的方法就是降维,少一个元件就少一个维度,当然作为匹配网络的二端元件也就是通过桥接的方式降维。

7、如何降低板子的二次谐波?首先二次谐波超标可能是相关有源电路出现了非线性,比如放大器的工作点不对、幅度过大等。如果有源电路出了问题,靠简单的滤波器会很麻烦,因为滤波器的带宽越窄,其阶数就越高。滤波器阶数高,零极点分布复杂,系统容易不稳定。

8、关于多层板的问题。我经常遇到一些很牛的PCB工程师,他们张口六层板,闭口八层板,好像layout的水平与PCB的层数成正比。我首先肯定PCB的层数越多,越容易构造构稳定的参考平面,因此电路的性能越好。但是同时也意味着在达到相同的性能下,PCB的层数越多,成本越高,交付期越长,资金流转越慢。所以我个人认为,在完成相同的任务下,PCB工程师的竞争力与PCB的层数成反比。

9、PCB设计工具的选择和体会。目前比较通用的工具主要有Cadence、ALLEGRO和Altium。我认为每种工具能在存在下来,肯定有它特定用户群,因此工具本身不应该分优劣,主要是看您的应用场景。如果您所在的团队不涉及到IC和SIP之类的,还是选择Altium;如果您的团队涉及到IC和SIP之类的,或者与IC团队耦合紧密,那选什么工具您得听IC团队的。

10、在全栈团队中,PCB工程师的职业定位。由于PCB是硬件、软件和制造的联接点,因此一个格的PCB工程师它必需能胜任硬件、软件和制造等工作的协调工作。

作者唐晓泉历

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自1982年进入泸州化工学校化工仪表及其自动化专业学习,爱好就与职业重合了,然后分别在西安矿业学院,西安交通大学,清华大学,微软亚洲研究院完成了漫长的求学经历;期间在成都红旗橡胶厂作仪表维修,在四川工业学院从事教学工作。在学业彻底完成以后,最初在中国科学院作研究工作,然后是创业,团队被兼并,现任苏州万龙电气集团股份公司董事,CAO.

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围观 58

摘要:灯具设计需要针对过电流保护设计安全断开的小尺寸保险丝,本文介绍了室内LED灯具保护电路设计的相关要求及设计人员需要考虑的问题。

引言

最初设计的室内LED灯具,设计人员面临着各种各样的技术挑战。这些瓶颈包括交直流逆变电路的功率转换、热功耗考虑/散热、当前灯泡尺寸的物理空间限制、瞬态电气脉冲,这些都是除了驱动LED发光的基本电路设计之外的技术瓶颈。

这些挑战中最重要的一个是针对LED颗粒以及其上游电路中的所有主被动元件提供瞬态脉冲保护。这些瞬态脉冲通常是交流输入电路中的雷击感应浪涌。这些浪涌意味着LED灯具需要过流及过压保护。

01、LED灯具结构

对LED灯具的功能及高亮度的需求增长意味着驱动电路板上的器件越来越多。大功率LED驱动形成高亮度输出,同时会产生大量的热功耗,这意味着需要更大的散热片。因为LED灯具旨在与现有的白炽灯和CFL灯具(如通常用于家用照明的主流A19灯具)在封装形式上兼容,都包含有一条交流/直流变换的电源驱动电路,因此可以在标准灯具插座上使用(图1)。

由于灯具内的元件和(或者)电路故障引起的短路或过载现象,都可能导致直接连接在交流电源中的任何元器件损坏。此外,雷击感应浪涌或开关机脉冲(灯具外部产生)产生的尖峰电压或振铃波会对灯具内部的元件造成压力并最终造成元件损坏。

一只LED灯具包括图2中所示的基本电路模块,其中从右到左依次为:

  • 多晶片及单晶片LED颗粒采用串联连接配置,称之为LED灯串。多个串联LED灯串并联并由同一个电源驱动。

  • 具有相应保护电路的LED灯串驱动电路中,包括串联在回路中的针对过流保护(OCP)的正温度系数(PTC)电阻和并联在回路中的用于过压保护(OVP)的 TVS 二极管。

  • DC-DC电源转换电路中,包括在输入端上针对下游元件的次级过压保护的并联TVS 二极管。

  • 交流整流电路中,包括在输出端上针对下游元件次级过流保护的串联高压直流保险丝。

  • EMI 滤波元件。

  • 交流输入电路中,由火线(L)上的串联交流保险丝和火线(L)—零线(N)间并联的MOV组成。

02、LED灯具的电路保护

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交流输入电路中,交流保险丝是灯具的主要过电流保护器件。如果针对所有必要的设计参数进行正确选择,当由于感应瞬变和短路/过载所导致的过度电性应力(EOS)产生时,这种保险丝通过将所有电路与交流输入安全地断开,充分保护所有下游元件免受损坏。

鉴于与LED灯具设计相关的空间限制,针对交流输入选择一个紧凑型的交流保险丝是至关重要的。保险丝的功能是在电流过载情况下可靠且可预测的熔断来为元件和完整的电路提供保护。

换句话说,保险丝是电路中的薄弱环节。串联在交流线路输入端的交流保险丝能提供短路和过载保护。如今,交流保险丝具有广泛的额定电流与额定电压范围,可应用于最小的结构中。还有一系列其他的关键保险丝参数和可表面贴装的设计供使用,使设计工程师能够选择出满足所有应用要求的保险丝。

具有足够的I2T额定值的交流保险丝是通过按照IEEEC.62.41标准要求的能源之星振铃测试所必需的器件。标称的热熔值I2T(单位:安培平方秒,A2sec)规定了熔断保险丝熔丝所需的能量大小。

通常,根据标称热熔值I2T选择的保险丝适用于保险丝必须承受较短持续时间的大电流脉冲的应用。LED照明应用的浪涌抗扰度测试需要符合8×20μs的组合波形。即使其标称热熔值I2T超过了波形能量的热熔值,不同的保险丝结构对浪涌事件也不会有相同的反应方式。例如,电力浪涌脉冲产生热循环,可以使保险丝产生机械疲劳从而缩短其寿命。

LED照明灯具的交流输入端的压敏电阻(MOV)是初级过压保护器件。如果针对所有必要的设计参数进行正确选择,它将可以通过钳制短时电压脉冲,保护所有下游元件免受因感应瞬变和环波效应所导致的电应力(EOS)的损坏。

当由于感应瞬变和短时嵌位电压脉冲产生的振铃导致的过度电性应力(EOS)发生时,MOV保护所有下游元件免受损坏。MOV提供了一种最大程度降低瞬变能量的高性价比的方案,防止其可能会进入下游元件。正确的 MOV器件选型要以诸多电气参数为基础,包括额定电压、峰值脉冲电流、能量等级、圆盘尺寸和引脚方式。

03、设计LED照明灯具需要考虑的问题

LED照明灯具的设计人员需要考虑各种重要的问题,针对交流输入电路选择合适的交流保险丝:

  • 第一步是找到关于应用的一些技术问题的答案。在过去,理解和回答这些技术问题,然后通过元件规格书搜索针对某种应用选择合适的保险丝,这是一项非常令人困惑和耗时的工作。这些问题包括灯具的正常工作电流、工作电压、环境温度、过载电流水平和保险丝熔断需要的时间、最大允许故障电流以及脉冲、浪涌电流、瞬间热插拔脉冲、启动电流和电路瞬变等。

  • Littelfuse 还提供一种以《保险丝选型指南》为基础的强大的在线选型工具 - iDesign保险丝选型指南。它旨在帮助电路设计人员为它们的项目确定最佳的电子保险丝。iDesign工具提供了一种快速、直观的方法来确定适合应用的最佳元件,找出元件的说明文档,并订购元件样品以进行原型设计。它通过保险丝选型步骤,根据所提供的输入信息快速缩小可选范围,帮助设计人员选择到合适的保险丝。

  • 在初始设计时,知道灯具将要出售的市场是至关重要的。根据灯具是否在美国、北美的其他地方,欧洲、亚洲或其他区域使用,设计和测试必须要满足不同的标准。

“图2
图2 具有脉冲和浪涌保护器件的典型LED驱动器电路
  • 确定可能影响可使用的保险丝的尺寸限制。保险丝可以使用多种方法进行封装,但表面贴装设计是LED照明应用中最常见的封装形式。幸运的是,对于电路设计人员来说,现在可以使用更小尺寸的保险丝来保护交流输入,其中一些的尺寸只有以前可用的最小保险丝的一半。

  • 电流流过保险丝产生的温度随着环境温度的变化而增加或减少。请注意,保险丝的“环境温度”并非正如其名,等同于“室温”。相反,环境温度是保险丝周围空气的温度,通常远高于室温,因为保险丝可能会被封装在(例如在保险丝座中)或安装在LED板的发热部件附近。对于25摄氏度的环境温度,通常建议保险丝的工作电流不超过额定电流的75%。保险丝本质上是温度敏感的器件,所以当保险丝100%满载到额定值时,即使很小的温度变化也可能会极大地影响保险丝的预期寿命。

  • 确定应用所需的分断能力。分断能力也可能被称为熔断额定值或短路额定值(I2T值)。这是保险丝在额定电压条件下可以安全熔断的最大许可电流。在故障或短路状态下,保险丝可能承受一个远高于正常工作电流的瞬间过载电流。断开意味着完好无损(无爆炸或本体破裂)并切断电路。

  • 确保在生产之前有足够的时间进行全面的应用测试和验证。如果初始设计没有通过其中任何一项测试,请确保在计划中有足够的余地来修改设计并重新测试。

  • 最后,设计人员必须将保险丝与下游过压保护器件和LED灯串驱动电路配合好。在LED灯具设计过程之初,必须考虑到瞬态抑制。保险丝的选型必须要能满足规格定义的能量冲击,避免LED灯串驱动电路受到不利影响。交流输入电路上的保险丝和MOV,如果选型合适,当出现瞬态脉冲时,无需保险丝断开就能实现过压钳位保护、安全地保护下游电路,同时最大程度降低了对LED灯串驱动电路(包括LED灯串本身)的损伤。

  • 然而,也有特定的LED照明灯具工作电路无法承受瞬态脉冲冲击。在这些情况下,正如在前面关于DC-DC转换器模块的内容中所指出的,添加一个用于过压保护的辅助次级TVS二极管是一种经过验证方案,可进一步钳制MOV的“残压”能量。在最极端的情况下,甚至还有一个额外的过流保护器件(如图2的中部所示,交流整流模块中的高压直流保险丝)和LED灯串中的过流保护器件(与LED灯串串联的PTC)、过压保护(与LED灯串并联的TVS二极管)以及LED开路保护(与LED晶粒并联的单个PLED),以提供更强劲的电路保护。

  • 保险丝与过压保护和LED驱动器的搭配。

  • 瞬态电压抑制必须是初始设计过程的一部分;所选择的的器件必须能够减少瞬态脉冲能量,抑制住脉冲电压,从而使驱动电路不受影响。

  • TVS二极管是最常用的一种抑制器件。TVS二极管专门设计用于保护电子电路,防止瞬态过电压。作为一种硅半导体雪崩器件,它既有单向也有双向。在单向TVS,特定的钳位特性只在一个方向上表现出来,在另一个方向上显示出的是类似于传统的整流器二极管的正向导通电压(VF)特性。LED照明电源(驱动器)通常在其电路中一个或多个位置上需要安装TVS二极管。

  • 瞬态脉冲的破坏潜力是由其峰值电压、持续电流和脉冲宽度所决定的。当用于保护诸如驱动IC和LED晶粒等敏感元件时,瞬态抑制器的响应时间极为重要。如果瞬态抑制器响应速度慢,当系统上出现了快速上升的瞬态尖峰时,在抑制器开始动作前,通过被保护负载的尖峰电压就已上升并起到破环作用

在选择TVS二极管时,必须考虑以下几个重要的参数:

  • 反向截止电压(VR)。其中最重要的参数是VR,其必须等于或大于被保护电路(或电路的一部分)的峰值工作电压。确保TVS在正常驱动电压下不会动作。

  • 峰值脉冲电流(IPP)。IPP是TVS所能承受的最大安全脉冲电流,通常以诸如10×1000μs的指数波形为参照表示。Ipp仅表示瞬态峰值电压除以源阻抗的值。

  • 最大钳位电压(VC)。VC是基于参照的指数波形,在脉冲峰值电流(IPP)流过TVS 器件时,TVS 两端出现的峰值电压。

  • TVS二极管中的故障机制是短路。因此,如果TVS二极管因瞬态脉冲而出现故障,其所在的电路依然会受到保护。

04、结论

在LED 灯具设计初期阶段就有完善的电路保护,并投入所需的时间和资源的设计人员将会收获成功的产品和更好的用户体验。由于交流保险丝、交流MOV和TVS二极管等元件的最新进展,到新一代设计人员诞生之前,下一代LED灯具就可能到来。

本文转载自:力特奥维斯Littelfuse
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围观 35

应用实例(1):

一种简单的三段式铅酸电池充电器控制电路

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一种简单的三段式铅酸电池充电器控制电路

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本PCB文件是由上图原理(没有继电器电路)设计的12V/4A简单的三段式充电器。

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应用实例(2)

简单的单颗TL431限流恒压控制方法

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●当电流增大时TL431-1的电位被太高,从而起到现在电流的功能,因为R3的存在对输出电压进行了补偿.所以基本上可以做到限流稳压功能为一体, 具有相对的成本优势.

应用实例(3)
一种低压氙气灯电源启动电路

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●此电路是一个限制输出功率的半桥电路,利用电容限制电流的方法。(调节VR2可以得到不同的启动电压值,调节VR1可以得到不同的输出电流来匹配不同的低压氙气灯的搭配).

●输出两个绕组,第一个是能够提供27V30A的主绕组,第二个是能够提供140V启动电压,经过串联在整流二极管前面的电容来限制启动机电流<0.5A电流的。当开机时输出电压根据辅助绕组的反馈电压,开环状态启动绕组电压被限制到140V左右,氙气灯在高达140V电压立即启动后,由于高压绕组的串联电容存在,这个电流无法高起来。而一旦氙气灯启动,此电压被迫同步拉低到主绕组电压27V左右,因为前端互感器电流采样使得输出功率受限制,所以27V的电压不会被抬高。

●因为串联电容限制电流达到同步启动的方法使得电路必须工作在固定频率下,而输入电压范围也不能偏差太高。一般在5%范围内变化不会影响氙气灯的正常工作。

●此电路的特点就是有效解决同步启动的问题,实现自然同步比软件控制更为可靠。

●氙气灯的启动特点就是要求必须完全同步,如果电压低就无法启动。但一旦启动后电流就必须在电流上来的同时电压要降低到24V-28V,过高就会出现灯管爆炸的危险,电流低于25A就会熄灭。而熄灭后不能立即重新启动。应用这一方法得以有效且低成本的满足要求。

应用实例(4)

一种波形比较理想的变压器隔离驱动电路

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波形比较理想的变压器隔离驱动应用实例

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应用实例(5)

偏小变压器反激开关电源设计之参考建议本案例是EC-2828变压器全电压输入,输出功率60W。

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EC-2828变压器全电压输入,输出功率60W。

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●对于偏小磁芯变压器的设计:主要有磁芯Ae面积偏小的问题,将会带来初级圈数偏多的现象。可以适当提高工作频率,本案例工作频率在70KHz-75KHz。由于圈数偏多初次级的耦合将会更有利。所以VCC绕组电压在短路瞬间会上冲到比较高的状态,本案例原理图上有可控硅做过压保护功能。而后因为次级绕组的短路耦合到VCC绕组使其电压降低到IC不能启动这个过程是可以实现的。

●要做到以上特性:VCC绕组线径必须要小,我个人一般取0.17mm以下,小于0.12会很容易断。这样小的线径谈不上节约铜材,但是可以利用铜线的阻抗来代替很多设计人员习惯在VCC整流二极管上串联小阻值电阻的功能,而且这个利用线圈本身的阻抗对交流的抑制能力在本案例当中更有效,可以防止瞬间冲击而损坏后级电路的功效。

●初级与次级主绕组必须是最近相邻的绕组,这样耦合会更有利。

●开关电源在MOSFET-D端点工作时候产生的干扰是最大的(也是RCD吸收端与变压器相连的端点),在变压器绕制时建议将他绕在变压器的第一个绕组,并作为起点端,让他藏在变压器最里层,这样后面绕组铜线的屏蔽是有较好抑制干扰效果的。

●VCC绕组在计算其圈数时尽量的在IC最低工作电压乘以1.1倍作为误差值,不用考虑铜线的压降,因为启动前电流是非常小的,所以这个电阻并没有多少影响,几乎可以忽略不计。而在电路未启动之前,由于高压端启动电阻的充电,可以将VCC上电容上的电压充到IC启动的电压,一旦电路有问题一下启动不了VCC由于绕组电压的预设值偏低。电路也是不会启动的,一般表现为嗝状态。

●为何要按照IC的工作电压低端取值?因为我们次级绕组是与初级绕组相邻绕制的,耦合效果相对而言是最好的。我们做短路试验也是做次级的输出短路,因为耦合效果好,次级短路时VCC在经过短暂的上冲后会快速降低,降到IC的关闭电压时电路得到最好的保护。需要注意这个电压需要高于MOSFET饱和导通1V以上,避免驱动不足。

●还有利于降低IC本身的功耗,是否可以提高IC的寿命无法验证,但稳定性应该更高。

应用实例(6)

一种反激双路输出相对稳定的解决方案

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具有相对稳定输出的双路反激输出电路

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●这种电路一般应用于小功率电源。为了确保两个绕组的交叉调整率更好。我们需要注意一些问题。

●在本实例中,一般我们设5V为采样反馈端.如果双路采样交叉调整率可能会更差,甚至不能单独空载和独立带载问题.此方法得以解决这一问题,此方法不太适合两组电压相差遥远的应用.会多占用变压器一脚.

●反馈光耦供电用12V供电,且取样点在后级滤波电感前面更好。因为滤波电感前的波动更快的反映前端PWM的调制状态,就算TL431的开启程度是一定的,因为12V的波动可以让光耦上反馈到的电流有微小的差异,在反馈环路一定的情况下,这个光耦供电取样点的选择更有利于动态响应和调整率的平衡控制。

●12V绕组应该放在更接近于初级绕组的地方。这样更有效的确保12V的电压变化比例更小,因为我们反馈采样的是5V端,所以难控制的是12V的绕组。综合这些将可以更好的控制这两个绕组的平衡度。虽然不能做到绝对的好,但是相对的来说是有一定参考价值的。

●上页所述的样板基本可以控制到+/-5%范围的误差,属于可接受的范围,建议喜欢动手的朋友不妨试一下。

应用实例(7)

应用于功放的正负输出电源欠压式短路电压保护控制电路

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说明:功放电源正负双输出电压保护

●由Q1构成正电压欠压式短路保护电路
●当正电压短路时,电压降低于稳压二极管加在Q1驱动分压电阻分压后让Q1导通,即可送出保护信号。
●由Q2构成负电压欠压式短路保护电路
●当负电压短路时,电压升高至串联于Q2基极上稳压二极管,使Q2截止时,Q2集电极上的电压信号经过D2即可送出保护信号。
●Q3是作为保护的指示灯驱动电路。
●这个电路在实际应用中需要做到对供电的VCC在正负电压从开机到启动正常这段过程的延时,否则开机时就有保护信号,导致无法正常开机。如果需要锁死可以用输出保护信号驱动一个由三极管构成的可控硅锁死电路来实现。

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具有正负双输出电压保护的功放电源PCB

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应用实例(8)

用LM358实现LED输出端限流稳压PWM调光控制

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●此例应用是将PWM信号直接加在电流采样信号上,通过调节PWM的宽度来调制过电流保护信号的时间,而起到调节限制电流的功能的。

●需要注意的事情是PWM需要倒相输入,就是说占空比越小的时候LED上施加的电流越大。占空比越大时LED电流越小。

应用实例(9)

一款带带功率因数补偿的50W LED驱动电路

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带功率因数补偿的50W LED驱动PCB

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文章来源:百度文库
作者:刘旭明

围观 13

地线也是有阻抗的,电流流过地线时,会产生电压,此为噪声电压,而噪声电压则是影响系统稳定的干扰源之一,不可取。所以,要降低地线噪声的前提是降低地线的阻抗。

众所周知,地线是电流返回源的通路。随着大规模集成电路和高频电路的广泛应用,低阻抗的地线设计在电路中显得尤为重要。这里就简单列举几种常用的接地方法:

单点接地

单点接地,顾名思义,就是把电路中所有回路都接到一个单一的,相同的参考电位点上。如下图所示。

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单点接地可以分为“串联接地”和“并联接地”两种方式。串联单点接地的方式简单,但是存在共同地线的原因,导致存在公共地线阻抗,如果此时串联在一起的是功率相差很大的电路,那么互相干扰就非常严重。并联单点接地的方式可以避免公共地线耦合的因素,但是每部分电路都需要引地线到接地点上,需要的地线就过多,不实用。

所以,在实际应用时,可以采用串联和并联混合的单点接地方式。在画PCB板时,把互相不易干扰的电路放一层,把互相容易发生干扰的电路放不同层,再把不同层的地并联接地。如下图所示。

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单点接地在高频电路里面,因为地线长,地线的阻抗是永远避免不了的因素,所以并不适用,那怎么办呢?下面再介绍“多点接地”。

多点接地

当电路工作频率较高时,想象一下高频信号在沿着地线传播时,所到之处影响周边电路会有多么严重,因此所有电路就要就近接到地上,地线要求最短,多点接地就产生了。

多点接地,其目的是为了降低地线的阻抗,在高频(f 一定的条件下)电路中,要降低阻抗,主要从两个方面去考虑,一是减小地线电阻,二是减小地线感抗。

1,减小地线导体电阻,从电阻与横截面的关系公式中我们知道,要增加地线导通的横截面积。但是在高频环境中,存在一种高频电流的趋肤效应(也叫集肤效应),高频电流会在导体表面通过,所以单纯增大地线导体的横截面积往往作用不大。可以考虑在导体表面镀银,因为银的导电性较其他导电物质优秀,故而会降低导体电阻。

2,减小地线的感抗,最好的方法就是增大地线的面积。

在实际应用时,地线短,地面积大,抗干扰的效果就会更好。

写到这里时,可能有人会问,如何才算是高频电路?参考杨继深教授的书籍《电磁兼容EMC技术》有提到“通常1MHZ以下算低频电路,可以采用单点接地,10MHZ以上算高频电路,可以采用多点接地的方式”,1MHZ和10MHZ时,如果最长地线不超过波长的1/20,可以单点接地,否则多点接地。

假如电路中既有高频信号,又有低频信号,怎么办?混合接地会是个好选择!

混合接地

如图所示。

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通过图来分析。

上图中的第一种结构,假定工作在低频电路中,根据容抗Zc = 1/2πfc可知,容抗在低频环境下很大,而高频环境下很小。那么地线在低频时是断开的,在受到高频干扰时接近导通。如此接法可以有效避开地线环路的干扰影响。

上图中的第二种结构,假定工作在高频电路中,根据感抗Zl = 2πfl可知,感抗在低频环境下很小,而高频环境下很大。那么地线在低频时是类似导通的,在受到高频干扰时是断开。如此接法可以有效避开地环路电流的影响。

综述,在实际应用中,电路根据工作环境采用合适的接地方式可以有效避开干扰信号,达到电路的最优效果。

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围观 6

1.亚稳态与设计可靠性

设计数字电路时大家都知道同步是非常重要的,特别当要输入一个信号到一个同步电路中,但是该信号由另一个时钟驱动时,这是要在接口处采取一些措施,使输入的异步信号同步化,否则电路将无法正常工作,因为输入端很可能出现亚稳态(Metastability),导致采样错误。

下面我们会对亚稳态的原理、起因、危害、解决办法、对可靠性的影响和消除仿真做一些介绍。

2. 什么是亚稳态?

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

3.亚稳态发生的原因

在同步系统中,如果触发器的setup time / hold time不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端毛刺、振荡、固定的某一电压值,而不是等于数据输入端D的值。这段之间成为决断时间(resolution time)。经过resolution time之后Q端将稳定到0或1上,但是究竟是0还是1,这是随机的,与输入没有必然的关系。

4.亚稳态的危害

由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值,因此亚稳态除了导致逻辑误判之外,输出0~1之间的中间电压值还会使下一级产生亚稳态(即导致亚稳态的传播)。 逻辑误判有可能通过电路的特殊设计减轻危害(如异步FIFO中Gray码计数器的作用),而亚稳态的传播则扩大了故障面,难以处理。

5.亚稳态的解决办法

只要系统中有异步元件,亚稳态就是无法避免的,因此设计的电路首先要减少亚稳态导致错误的发生,其次要使系统对产生的错误不敏感。前者要同步来实现,而后者根据不同的设计应用有不同的处理办法。用同步来减少亚稳态发生机会的典型电路如图1所示。

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图 1 两级同步化电路

在图1中,左边为异步输入端,经过两级触发器同步,在右边的输出将是同步的,而且该输出基本不存在亚稳态。其原理是即使第一个触发器的输出端存在亚稳态,经过一个CLK周期后,第二个触发器D端的电平仍未稳定的概率非常小,因此第二个触发器Q端基本不会产生亚稳态。注意,这里说的是“基本”,也就是无法“根除”,那么如果第二个触发器Q出现了亚稳态会有什么后果呢?

后果的严重程度是有你的设计决定的,如果系统对产生的错误不敏感,那么系统可能正常工作,或者经过短暂的异常之后可以恢复正常工作,例如设计异步FIFO时使用格雷码计数器当读写地址的指针就是处于这方面的考虑。如果设计上没有考虑如何降低系统对亚稳态的敏感程度,那么一旦出现亚稳态,系统可能就崩溃了。

6.亚稳态与系统可行性

使用同步电路以后,亚稳态仍然有发生的可能,与此相连的是MTBF(Mean Time Between Failure),亚稳态的发生概率与时钟频率无关,但是MTBF与时钟有密切关系。 有文章提供了一个例子,某一系统在20MHz时钟下工作时,MTBF约为50年,但是时钟频率提高到40MHz时,MTBF只有1分钟!可见降低时钟频率可以大大减小亚稳态导致系统错误的出现,其原因在于,提供较长的resolution time可减小亚稳态传递到下一级的机会,提高系统的MTBF,如图2所示。

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图 2 resolution time与MTBF的关系

7. 总结

亚稳态与设计可靠性有非常密切的关系,当前对很多设计来说,实现需要的功能并不困难,难的是提高系统的稳定性、可靠性,较小亚稳态发生的概率,并降低系统对亚稳态错误的敏感程度可以提高系统的可靠性。

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围观 27

防反接保护电路

1,通常情况下直流电源输入防反接保护电路是利用二极管的单向导电性来实现防反接保护。如下图1示:

这种接法简单可靠,但当输入大电流的情况下功耗影响是非常大的。以输入电流额定值达到2A,如选用Onsemi的快速恢复二极管 MUR3020PT,额定管压降为0.7V,那么功耗至少也要达到:Pd=2A×0.7V=1.4W,这样效率低,发热量大,要加散热器。

2,另外还可以用二极管桥对输入做整流,这样电路就永远有正确的极性(图2)。这些方案的缺点是,二极管上的压降会消耗能量。输入电流为2A时,图1中的电路功耗为1.4W,图2中电路的功耗为2.8W。

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图1,一只串联二极管保护系统不受反向极性影响,二极管有0.7V的压降

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图2 是一个桥式整流器,不论什么极性都可以正常工作,但是有两个二极管导通,功耗是图1的两倍

MOS管型防反接保护电路

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图3. NMOS管型防反接保护电路

图3利用了MOS管的开关特性,控制电路的导通和断开来设计防反接保护电路,由于功率MOS管的内阻很小,现在 MOSFET Rds(on)已经能够做到毫欧级,解决了现有采用二极管电源防反接方案存在的压降和功耗过大的问题。

极性反接保护将保护用场效应管与被保护电路串联连接。保护用场效应管为PMOS场效应管或NMOS场效应管。若为PMOS,其栅极和源极分别连接被保护电路的接地端和电源端,其漏极连接被保护电路中PMOS元件的衬底。

若是NMOS,其栅极和源极分别连接被保护电路的电源端和接地端,其漏极连接被保护电路中NMOS元件的衬底。一旦被保护电路的电源极性反接,保护用场效应管会形成断路,防止电流烧毁电路中的场效应管元件,保护整体电路。

N沟道MOS管通过S管脚和D管脚串接于电源和负载之间,电阻R1为MOS管提供电压偏置,利用MOS管的开关特性控制电路的导通和断开,从而防止电源反接给负载带来损坏。正接时候,R1提供VGS电压,MOS饱和导通。

反接的时候MOS不能导通,所以起到防反接作用。功率MOS管的Rds(on)只有20mΩ实际损耗很小,2A的电流,功耗为(2×2)×0.02=0.08W根本不用外加散热片。解决了现有采用二极管电源防反接方案存在的压降和功耗过大的问题。

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VZ1为稳压管防止栅源电压过高击穿mos管。NMOS管的导通电阻比PMOS的小,最好选NMOS。
NMOS管接在电源的负极,栅极高电平导通。
PMOS管接在电源的正极,栅极低电平导通。

本文转载自:EDN电子技术设计
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围观 22

贸泽电子 Steven Keeping

在电路中,时钟的不良设计可能导致整个设计的失败。尽管最简单的时钟分布是最好的,但是在很多应用中,电路板上某些位置的芯片需要同步时钟信号,而在另外一些位置又需要非同步(即不同频率)时钟信号,时钟的分布形成了一个多分支时钟树,给设计带来了巨大的挑战。

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满足设计规范中抖动(jitter)的要求是时钟设计中最关键的。抖动是时钟周期实际值与理想值之间的差异,并且通常随着时钟树而变得更复杂,操作频率越高,jitter越大。更糟糕的是,它的容差通常非常小,在超高速应用中甚至只允许有几个飞秒(10-15s)的容差。偏斜(Skew)是指同步时钟信号从一个芯片到另一个芯片之间的时间差异,在采用网络级同步通信的应用中,它是一个很大的问题。相对而言,Jitter是一个普遍存在的问题,因为它直接影响自由振荡电路和同步电路,本文将重点讨论如何降低他对电路时钟的影响。

设计约束要求工程师不仅选择高精度时钟芯片、设计优秀的电路布局,还要确保时钟信号在传输到目标IC的过程中不受电磁干扰(EMI)或其他信号线的串扰。但是在很多时候,即使选择了高精度的芯片和优秀的时钟树设计,也不能保证抖动是最小的。制造工艺、供应电压、温度和频率的变化都会影响到时钟特性。测试和故障排除是必要的,而在测试和排除故障的过程中,通常又会导致器件的更改,甚至是添加诸如抖动衰减器等来清理时钟信号,以满足产品规范。

(注:在描述时钟树精度时,工程师有时会提到相位噪声。抖动是时钟在时域上不确定性的度量;而相位噪声是抖动在频域的表现,尽管本文仅限于时域技术,但所提到的解决方案,也适用于频域。)

时钟树芯片

不同产品对时钟的要求像人类的指纹一样各不相同,所以没有典型的时钟树结构。图1给出了一个时钟树的例子,图中的芯片来源于Silicon Labs。

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图1:专用芯片可以从单晶体和时钟发生器中生成多个时钟,结果就是一个时钟树。 (来源:Silicon Labs)

虽然时钟电路具有多样性,但通常每个电路具有以下一个或多个器件:

  • 石英晶体:生成特定时钟信号频率的压电谐振器。
  • 晶体振荡器:以晶体频率为参考,生成多个频率和输出的电路。压控振荡器是晶体振荡器的一个变体,可以通过调谐产生更精确频率的时钟输出。
  • 时钟缓冲器:将单时钟生成多路副本,分发给工作在相同频率下的芯片。时钟缓冲器的一个变体是零延迟缓冲器。
  • 时钟发生器:以输入频率为参照而生成多个频率输出的芯片。
  • 抖动衰减器:通过衰减输入的抖动来清理时钟信号的芯片。

石英晶体

石英晶体(X)被用作压电谐振器,当施加电信号时,它能够以精确的频率谐振,然后被用作时钟生成器的参考频率。作为参考频率,晶体有一些关键优势:

  • 根据晶体的切割和安装方式,石英晶体可以提供32kHz至50MHz范围内的特定频率。
  • 频率不受温度的影响(但也不是完全无关)。
  • 晶体产生的相位噪声很少(抖动的频域表现)
  • 它们呈现高Q因子(即,频率输出在标称或中心频率附近呈现窄带宽)。

石英晶体通常与振荡器电路一起使用,振荡器电路增强了晶体的温度独立性,放大了晶体的输出,通过乘或除,可以通过晶体的参考频率产生一个或多个不同频率的输出,也可以将晶体的正弦波输出改变为数字电路所要求的方波。振荡器电路可以内置在目标IC中,也可以与晶体振荡器(XO)相配对,该器件的输出将成为目标IC的时钟输入。 Microchip的PL602-03就是一个例子,它产生的时钟抖动极小,可以使用12到25MHz的石英晶体,产生48到100MHz的输出频率。

晶体振荡器

晶体振荡器(XO)的方波输出可以是单端信号也可以是差分信号。差分信号一般应用于高速并且对抖动敏感的电路。使用晶体振荡器是一般要考虑成本,除非应用需要多个时钟频率或对时钟精度要求特别严格。

XO的一个替代方案是压控XO(VCXO)。VCXO的参考时钟仍然由石英晶体决定,但通过调整控制电压,该频率可以在某个范围内略微调整。VCXO的电压调整范围约为±100-200ppm。VCXO可用于机顶盒等系统,以满足所需的闭环频率响应,同时保持干净的时钟输出。安森美半导体的NB3N508S就是一个例子,它是一款低相位噪声的VCXO,可以从27MHz的石英晶体信号中产生216MHz的时钟输出。在0-3.3V范围内调节VIN引脚的电压,可获得±100ppm的电压输出。

在电路中,将石英晶体,XO或VCXO放置在目标IC附近,可以使用更少的时钟器件,以最低的成本构建时钟树。然而,随着目标IC数量的增加,这种方法也变得不切实际。

时钟缓冲器

对于需要多个相同时钟输入的电路,一个可选的方案是添加时钟缓冲器。时钟缓冲器的参考时钟可以由石英晶体、晶体振荡器或时钟芯片(如时钟发生器)来提供。参考时钟从输入引脚输入,时钟缓冲器可以复制出2至10个时钟副本给需要同一频率的IC。使用一个时钟缓冲器,可以省去原本需要的多个石英晶体和晶体振荡器,降低了成本,也节省了电路板空间,但给布线带来了麻烦。一个经验法则是,如果需要四个或更多时钟,使用时钟缓冲器通常比使用单独的晶体和晶体振荡器更加经济实惠。

精度更高的时钟缓冲器叫做零延迟时钟缓冲器,它的成本更高些。如针对PCIe应用的IDT 9DBL0是一种3.3V双输出时钟缓冲芯片,它将一个时钟信号扇出为多个时钟信号,而不产生延迟,输出之间的偏差也很小。这些器件一般采用锁相环(PLL)技术,该锁相环使用参考输入和由输出驱动的反馈输入。PLL内的相位检测器能够调节VCXO的输出频率,使多路输出无相位或频率差异,因此无抖动差异。

时钟发生器

与时钟缓冲器一样,时钟发生器的参考时钟也由石英晶体、晶体振荡器或其他时钟电路提供。前面提到的时钟缓冲器是用来生成多个相同频率的信号副本,而时钟发生器可以通过单个参考时钟输入生成多个不同频率的时钟输出。此外,时钟发生器还包括其他功能,如时钟输出的使能与关闭、频率偏移和频谱扩展。通过使用差分信号,时钟skew的控制,传输线的精心设计等可以保证集中式时钟源可以提供与多个分立晶体和晶体振荡器相似的时钟精度。

时钟发生器的一个例子是Silicon Labs的Si5338Q,该芯片是一款高性能,低抖动的时钟发生器,它能够合成四个独立的高达350MHz的用户可编程时钟频率并能够选择高达710MHz的输出频率。它的输出支持四个差分时钟,八个单端时钟或两者的组合(图2)。

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图2:时钟发生器通过单个晶体时钟输入产生多个频率的时钟输出,节省元件数量。 (来源:Silicon Labs)

抖动衰减器

时钟树可能需要的另一个芯片是抖动衰减器。抖动衰减器是专用芯片,用于“clean-up”时钟信号。它一般用在高速电路中,必须要将抖动减小到可以忽略的程度以确保电路正常工作的场合。

抖动定义

抖动是与理想时钟相比,实际周期变化的值,以秒(s)为单位。

抖动的类型

抖动有两种形式,随机性抖动和确定性抖动:

随机抖动

随机抖动在本质上是系统的固有噪声。该噪声遵循高斯曲线,不是一个可识别的噪声源,这给抖动的分析带来了麻烦。但幸运的是,在大多数系统中,随机抖动可以忽略不计,不会影响电路性能。但是,有时候本底噪声可能会非常高,以至于必须要进行一些故障排除来提高电路性能。

确定性抖动

确定性抖动有一个特定的原因并且通常是重复的。这使得分析其原因要比随机抖动更容易些。确定性抖动可以进一步分类为周期性抖动和数据相关性抖动。例如,由开关电源引起的抖动是确定性的和周期性的,与电源的工作频率相一致。相反,数据相关性抖动可能是周期性的也可能是非周期性的,因为它是由诸如以太网或PCIe通信中的串行数据流的动态变化和不规则时钟边缘等因素造成的。数据相关性抖动因系统、功能和其他因素等而发生变化,难以被诊断。

在某些系统中,确定性的抖动可能看起来是随机的,因为多个噪声源相互重叠,掩盖了与原本独立的噪声源。

抖动度量

抖动可有三种形式:绝对抖动,周期抖动和周期间抖动。

绝对抖动

绝对抖动,也称为时间间隔误差(JTIE)-表示某时刻信号与理想时钟的偏移量

周期抖动

周期抖动(Jper)-不要和上面描述的周期性抖动混淆。他是是在固定周期数(通常为1,000或10,000)内(图3)所有独立时钟周期的最长和最短时钟周期之差。

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图3:周期抖动是在长期观察中最长和最短时钟周期之间的差异。(来源:Silicon Labs)

周期间抖动

周期间抖动(Jcc)是在固定周期数(通常为1,000或10,000个周期)内测量的连续时钟周期之间的最大差异(图4)。

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图4:周期间抖动是连续时钟周期之间的最大差异。 (来源:Silicon Labs)

抖动的影响

有些抖动是不可避免的并且不全是坏事。但是,过度的抖动会影响电路性能。例如,在高频率下运行且需要高精准的同步时序系统必须满足JTIE的规范。同步eEhernet(SyncE)和光传输网络(OTN)应用也是这样的例子。高的JTIE将导致系统的同步失败和故障发生。

Jper和Jcc对于大多数的数字应用都很重要,因为在数字系统中,它们可能会影响锁存器和触发器的建立时间和保持时间:

  • 锁存器:时钟为高电平时,锁存器传输数据,时钟为低电平时,锁存器保持数据。
  • 触发器:触发器在时钟周期的上升沿到来时传输数据。

如果数据流和系统时钟受到Jper和Jcc的影响,则会轮流影响锁存器和触发器的建立时间和保持时间,从而导致数据损坏或丢失,降低了ADC的采样精度,或者限制了处理器的运行频率。在不能忍受时钟频率发生突变的应用中,对Jcc的控制也是很重要的(图5)。

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图5:过度的抖动会引发采样和保持问题,从而导致数据丢失或损坏。 (来源:IDT)

时序问题的解决方案

应用这些实践和技巧将会帮助解决时序问题:

采用好的设计实例

减小时序问题的第一步是使电路尽可能地简单。不论每个定时器的性能如何优秀,每个器件都会引入固有抖动,它们的影响是累积的。 器件的数量少就会引起更小的抖动。

每个电路都可以容忍一定程度的抖动而不会影响性能。如果不保证性能,工程师应尽量避免使用对抖动要求严格的电路。识别和减小抖动是一个困难又耗时的过程,只有在重要的情况下才应该被采用。

这个建议扩展到了电路的运行参数。开发者应该评估系统运行频率等要求,因为频率越高,Jper和Jcc就越大。(JTIE与操作频率无关。)

开发者还应该考虑时钟树的最佳拓扑结构。通过使用更少的石英晶体和时钟发生器并增加更多的时钟缓冲器,可以降低成本,但是会在时间精度上进行折衷。 类似地,通过采用VCXO和零延迟缓冲器,可以提高时序精度,从而提高复杂性(由于像晶体这样的元件趋向于需求,所以可能需要更长的交付周期)。

其他的设计技巧包括:

  • 通过保持信号线短路,选择最佳拓扑结构,并选择材料预算可支持的最佳芯片,来限制时钟树的延迟。
  • 控制转换时间以保持时钟边缘的良好定义。
  • 在电路中匹配元件(例如,除非由于操作原因而需要不同类型的元件,一般情况下都使用相同类型的时钟发生器和时钟缓冲器)。
  • 当从单芯片中分配多个信号时要匹配时钟线的长度。
  • 使用间隔和屏蔽来保护时钟线免受串扰。
  • 使用具有积分去耦功能的时钟缓冲器。

开发人员还应该利用商家免费提供的白皮书和时钟电路设计的应用笔记来获取建议。

最后,开发人员应根据时钟树拓扑结构的电路图和所选芯片的数据表来计算容限和抖动的累积量。许多芯片供应商提供线上工具来简化这一过程,并且评估芯片和拓扑结构的影响。这些工具甚至可以被用来为给定的应用程序提供芯片和拓扑结构。

分析时钟树

遵循良好的设计准则,选择合适的时钟树拓扑结构,采用高质量的芯片是非常好的做法,但这也并不能保证时钟是完全令人满意的。很多其他的因素也可以引入抖动,例如不匹配的信号线长度,EMI,电压波动甚至机械应力(影响晶体的压电特性),这些因素都是不可预测的。即使是最好的时钟电路也可能被这些噪声源损害。

如果时钟电路的性能不如预期,则需要使用为此设计的专用仪器进行分析,以便确定时钟问题的根源。

每种类型的抖动都是以皮秒(高精度的定时系统用飞秒)为单位来表示的。大的偏差意味着时钟质量低,抖动也常用时钟增量的均方根(RMS)值来表示。计算RMS值通常假定时序偏差服从高斯分布,计算结果是抖动测量值的标准差(图6)。

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图6:抖动通常用RMS值来表示,被定义为时序偏差高斯分布的标准差。 (来源:IDT)

通常使用高速数字示波器对抖动进行测量(时域值)。示波器可以直接测量出JTIE,Jper和Jcc,并可以还可以测量高频或低频时钟信号的抖动。示波器特别适合测量数据相关性抖动(图7)。

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图7:高速数字示波器是分析抖动的最佳工具。(来源:Silicon Labs)

通过对原始数据进行后期处理,可以计算出RMS抖动值。然后可以通过计算“峰值因数”将RMS抖动值转换为峰-峰值。计算波峰因数通常假设时钟的工业标准误码率(BER)为10-12。对于这个BER,RMS到峰-峰值因数是14.069。因此,1ps的RMS抖动值相当于14.069ps的峰-峰抖动值。

如果测得的抖动幅度超出预定的范围,则在使用仪器时需要一些技巧,不仅要确定抖动的大小,还要确定抖动的来源。周期性确定性的抖动是最容易被数据相关性抖动跟踪的,但也更难以排除故障。由于这种类型的抖动可能具有随机抖动的外观表现,因此难点仍然是来自多个源叠加的周期性抖动或数据相关性抖动。对于特别棘手的问题,应该从仪器和芯片供应商处寻求建议。

改善的时钟电路

一旦问题的根源被发现,就有许多方法来解决抖动问题;根据抖动的来源,可以通过以下几种方式来简化电路,从而解决问题:

  • 用一个能够提供多路输出的缓冲器替换多个分立的缓冲器。
  • 更换更高规格、更专业的芯片。
  • 重新布线并匹配走线长度。

具体的解决方案将取决于抖动的类型和来源。

在很多系统中,随机抖动是性能下降主要原因。这时,最好的方法是将时钟电路尽可能的简化,然后用更高规格的元件依次替换每个元件,直到本底噪声被降低到可接受的水平。

其他方面也可以被改进,如开关电源和目标芯片:

开关电源

能够经常显示出随机抖动和确定性抖动来源的区域是电源,特别是开关电源,开关电源因其高转换效率而受欢迎,但也是众所周知的EMI和其他噪声源。这种噪声应该在供应的输出中被滤除。否则,将会损害时钟信号的完整性。另外,设计人员还应该确保电源输出走线不会过于靠近时钟电路线路,限制串扰的机率; 其他信号走线也是如此。一个好的设计建议是在时钟线旁边运行一个接地走线,如果这一点不可行,则应该增加时钟线与其他信号线之间的距离。

目标芯片

目标芯片的一个常见问题是信号的终止。如果没有适当的终止,将会发生阻抗不匹配,并且能量将反射到线路上。这些脉冲可能非常大,以至于使器件错误的触发,导致电路错误操作(并且可能是灾难性的)。对于时钟电路来说,最流行的终止方式是在信号线中串联一个电阻,并把他放到尽可能靠近信号源的位置。电阻要匹配时钟驱动器的输出阻抗与传输线的阻抗。这样,电阻就会吸收掉返回的能量,进而不再影响时钟芯片。

使用抖动衰减器

在很多时候,即使采用了所有故障排除技术,抖动也可能达不到要求。当这种情况发生时,一种方法是可以在时钟树中添加抖动衰减器来clear-up时钟信号。像IDT的8V19N407或Silicon Lab的Si5317等器件采用PLL架构来实现抖动的衰减(通常是倍频)。PLL用于过滤来自输入时钟的噪声并产生低抖动输出时钟。降低环路滤波带宽会增加参考时钟的抖动衰减量,使得从输入到输出传输的抖动较小(图8)。

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图8:抖动衰减器使用PLL过滤输入时钟的噪声,并产生一个低抖动的输出时钟。(来源Silicon Labs)

结论

抖动的优化起始于时钟树的设计和电路元件的选择,不同的应用场合有不同的方案,在进行硬件设计之前,工程师应该利用芯片供应商的线上资源来评估时钟电路的性能。这样做可以在设计后期节约时间和成本,并且简化器件选择和采购。

但是,即使利用线上资源,采用已有的设计技术并仔细选择时钟芯片后,也不能保证抖动能够完全符合芯片数据手册上的参数,很多其他的影响也会引入不必要的噪声。因此,测试和故障排除是不可或缺的。

分析并消除抖动不是一个简单的过程。采用优秀的设计原则、选择高质量的元器件、用适当的仪器对电路进行检测、采用系统的方法来分析解决所发现的问题,通常会得到令人满意的结果。如果没有做到这些,建议开发人员求助于时钟芯片供应商。基本上所有优秀的公司都会提供设计和故障排除服务,开发人员所获得的经验可用于下一个项目的时钟电路设计。

原文链接:https://www.mouser.com/applications/timing-circuit-design-solutions/

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在很多场合有线通信技术并不能满足实际需要,比如在野外恶劣环境中作业。使用无线射频通信芯片构建的通信模块,用单片机作为控制部件,配合一定的外围电路就能很好地进行两地空间区域信号对接,实现自由数据通信,解决了无线通信的技术难题。并且其具有硬件构造简单、维护方便、通信速率高、性能稳定等优点,能在电子通信业得到广泛应用。

本文的控制部件选用AT89C51型单片机。由于这种芯片只有SPI通信接口,而目前常用的单片机都没有这种接口,因此需要对该芯片的通信时序进行模拟,所以在控制器里编程时要严格按照芯片工作时序进行。

电路原理
  
NRF24L01芯片构成的通信模块电路设计

NRF24L01芯片通信模块电路核心器件NRF24L01 配合网络晶振、解耦电容、偏极电阻一起工作构造稳定射频通信模块。该芯片是贴片结构,模块占用空间少,如图1所示。

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图1 由NRF24L01 芯片构成的通信模块电路图。
  

电源电路设计

电源电路如图2所示,B1 是9 V 蓄电池或者锂电池,能够反复充电。C1, C2 , C3 , C4 都是滤波电容, 起到一次与二次滤波作用。D1,D2 是稳压二极管, 使输出端的电压稳定在理想的水平电压。芯片7805 是三端稳压集成电路芯片,具有正电压输出。其电路内部还有过流、过热及调整管等保护电路,最终目的把9 V 电源转变成稳定5 V 输出,为后续设备供电。

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图2电源电路图

  
系统通信电路设计

系统通信电路如图3所示。本电路中应用单片机AT89C51作为控制芯片,对NRF24L01 主通信模块的接口时序模拟和对数据的发送与接收进行处理。

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图3系统通信电路图

 
与PC 机通讯电路设计

如果单片机通信电路与单片机通信电路通信,则两个硬件电路和图3相同,只是在软件设计时需在每个通信端设定不同的通信地址,以辨认每个通信端口。若是单片机通信电路与PC 机或者具有COM 口的设备电路通信,则需要一个转接电路,其硬件电路如图4所示。

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图4 SPI 接口与MAX232 通信硬件电路图

在图4 所示的电路中, 单片机左侧是一块MAX232芯片, 其作用是将PC 机中的232 电平与单片机的T TL 电平匹配。最左侧是9 芯母接头,在使用时可接在计算机COM 口上与计算机通信。单片机右侧接一块射频通信模块。由于此块单片机同样没有SPI 接口,所以需要用普通接口软件模拟SPI 接口,其编程要严格按SPI 端口的通信逻辑时序。

编者按
(1)提出基于射频的无线通信技术方案,并且按照该方案搭建硬件电路。
(2)设计单片机控制算法,在PC机中编好上位机软件,执行机构能迅速执行预定结果, 反应时间小于1ms。
(3)在执行机构遇到障碍时,能返回准确命令,使上位机捕捉到相应信息,直接反映双向通信效果好。
(4)系统稳定可靠,数据传输丢失率很小,低于0.01%。

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