1. 当前CPU上的晶体管已经远远不是千万级别的概念,而是数个billion。

2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺,Fin Pitch小于 50nm,可以说是技术上的一个飞跃了。关于所谓的14nm,实际只能初略的反映工艺的一个技术节点,真正的沟道长度要比14nm要长一些。

3. 关于14nm之后的技术,目前理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习,据说目前10nm已经完成了大规模生产最初阶段的论证,而7nm也基本完成了实验室阶段的研发。感觉5nm,甚至是3nm只是时间上的问题。

4. 关于CPU的生产流程,实际只包含Intel的工艺是不完整的。目前技术上有两大阵营,一者是Intel为首的Bulk Si FinFET 技术,一者是IBM为首的 SOI Si 技术,两者技术各有利弊。

5. 关于那么多晶体管是怎么弄上去的,实际最本质的还是光刻技术 Photolithography,随着特征尺寸的缩小,光刻的重要性已经上升到无法上升的地步了,以至于出现了EUV Extreme ultraviolet lithography 和Multiple patterning Multiple patterning 等诸多逆天的技术,光这些技术都可以说上很多文字了。

6. 半导体产业毋庸置疑是近百年最为激动人心的领域,正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的IT 技术进步。

7. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误,这本身就是一件非常amazing的事情,其实在那小小的CPU背后包含了无数人几十年的心血(Intel在美国的技术研发部门有一万多人,其中有8000多PhD,可想而知其中投入的人力物力之大),于是这个问题就不难理解了。

之前因为科研需求拆过一个CPU。

于是放两张照片和大家分享。

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这是一个Top-down View 的SEM照片,可以非常清晰的看见CPU内部的层状结构,越往下线宽越窄,越靠近器件层。

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这是CPU的截面视图,可以清晰的看到层状的CPU结构,由上到下有大约10层,其中最下层为器件层,即是MOSFET晶体管

拆解的CPU是AMD的产品,AMD作为IBM阵营的公司,同Intel不同,其采用的是SOI 衬底技术。

关于之前提到的Intel 14nm 技术,在去年的国际电子器件会议上(IEDM2014),Intel公布了其的具体的技术细节,虽然还是有些语焉不详,但已经能够比较完整了解其中的一些工艺进展。

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此为3D FinFET中的Fin结构,Fin Pitch(两个Fin之间的距离)为40nm,这对于工艺上是很大的挑战了,同时对于提高集成度缩小成本具有非常重要的意义

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这是整个CPU某一区域的截面TEM图,很明显比我那个粗糙的SEM要清楚太多了。最下层同样是晶体管

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这张图上显示了Intel最新采用的Air Gap技术,图中黑色区域即是air gap。因为空气的K值近乎最低,此举有利于减小互联线之间的寄生电容,减小信号delay

同时在IEDM 2014上IBM也公布了SOI阵营的14nm技术,相比Intel的技术,IBM要更加fancy和复杂,估计成本也要高不少。

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和Intel的体硅(Bulk Si)技术不一样,IBM采用的是绝缘体上硅(SOI)上的3D晶体管

关于7nm以后的technology node,其实工业界也是莫衷一是,Wiki上认为5nm(5 nanometer)将是Moore‘s Law的尽头,但Intel也有大牛表示FinFET技术可以把Moore’s Law 推展至3nm(Moore's Law Dead by 2022, Expert Says, 7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law).

关于提到的EUV(极紫外)光刻技术,其采用波长为13.5nm的紫外光用于光刻,因为波长远小于当前使用的193nm光源,因为光的衍射带来的精度问题将大大减小,但小波长意味着非常高的能量(正比于光波的频率,反比于波长),因此如何得到稳定、合适、大功率的光源是一个极难的问题,同时因为极小的波长,普通用于聚焦的透镜将无法使用,只能使用反射式透镜,这也是一个极难的问题。据说目前TSMC 非常看好此项技术,已经入手好几台了,只是Intel仍然按兵不动,据说还要接着弄multiple patterning。

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围观 9

多年来这个定律一直在发挥作用。第一个集成电路(由德州仪器的杰克•基尔比发明,见图)还只是一个笨拙不堪的大家伙,而现在晶体管已需用纳米(1米的十亿分之一)来计量。人们以摩尔定律的发展速度创造了快速而智能化的计算机,图案漂亮并将世界联接在了一起。从摩尔博士创立这个定律的时候起,人类就进入了一个不可思议的信息技术时代。本来一个不经意的发现竟有如此强大的生命力。

  其实它并不是一条真正的定律,而只是一种现象,一种对技术发展漫漫征程的描述,发展的每一步都包含着具体的技术变革(见图表)。技术发展势不可挡,已成预言般的信条。晶体管的每一次“缩身”,都是朝着它们的最小尺寸迈进了一步。如果按此定律继续发展, 20年之内,晶体管将会与几个单晶硅原子大小相当。

  说得更精确一点,晶体管已经很小很小,在这样大小的空间中每个原子都变得举足轻重。原子太少它们之间的绝缘性消失,或者因 “量子隧穿”现象(一种电子自然消失、并在他处重现的现象)将电流泄漏到本不该流向的地方。不适当种类的原子太多效果同样不妙,这会影响晶体管的导电性。因此工程人员正在努力重新设计晶体管。这样看来,摩尔的预言在未来的一段时间里还将继续有效。

原子核母板
  晶体管实际上是一个电子控制的转换器,它由4部分组成:源极(电流从该极流入),漏极(电流从这里流出),(连接源极和漏极的)沟道以及栅极(通过电压的变化控制通道的开关)。在传统的晶体管中,这些组件都分布在同一个平面上。要防止漏电,一种思路就是把晶体管改为三维设计。

  制造一个从母体芯片上伸出来的晶体管可以使许多组成原子的布置更加有效,特别是那些构成了通道和栅极的原子。将通道外伸、三面围以栅极原子,这样就能够增加栅极的表面积,更好地控制通道,并减少泄漏。在导通状态下,晶体管栅极的功能越是优良,通过的电流就越大。

  五月份,美国著名的芯片巨头英特尔(摩尔博士也是该公司创建人之一)宣布一项计划,对这种营销时冠以“三栅极”的技术设备进行商业性开发。公司预计,新晶体管将于今年晚些时候面世,这种晶体管比现有的晶体管省电一半,特别适合于笔记本电脑使用,毕竟,电池寿命是笔记本电脑的一大卖点。

  全面改用三维模式,这在一个成熟的行业内很难推广,毕竟他们的二维模式已经成熟。包括美国公司Globalfoundries、英国公司ARM在内的绝缘硅联合会,试图把提高平板晶体管作为他们的一个替代方案,该联合会的技术是把在一个纯硅片薄层内部制作晶体管,这层纯硅下面是一个绝缘层,再下面是一个标准晶片,这个标准晶片被用作基底,用来安放晶体管。这种方法要把晶体管的沟道做得足够薄,使栅极产生的电磁场能够透过整个沟道,提高栅极所能发挥的最大控制力。但这种方法迫使绝缘硅联合会必须面对晶体管尺寸不断缩小而产生的第二个问题:偏离正常位置的原子要么太多,要么太少。

  为了改善电子性能,制造晶体管所用的硅材料中常需掺入其他元素 。最新的晶体管尺寸非常小,在其沟道中掺杂只要往硅中注入少量杂质原子,如果这个量掌握得不好,晶体管的正常运行就会受到影响。但制造过程中的偏差使得这种要求很难达到。绝缘硅联合会希望使用的超薄沟道掺入杂质的工艺极其困难,因此,他们决定不向硅中掺入杂质,而用纯净硅来制造晶体管的沟道。但这要求硅层厚度不能超过5纳米。而且在整个晶片上这个厚度几乎要保持一致,英特尔公司(应当承认,它并不是一个心平气和的旁观者)认为,如此精准的标准,肯定会增加晶体管的制造成本。

  SuVolta是硅谷的一家小公司,他们提出了另一种方法。他们计划制造的平板晶体管通道也不掺入杂质。但这家公司打算使用价格低廉的传统硅晶片,而不必改变晶片的成分,不必制造绝缘硅联合会要求的超薄沟道,他们的过人之处在于,在沟道的下面增加一个栅极。两个栅极共同作用就能够控制没有添加杂质并且厚度不够小的沟道。就这样,功能更好而能耗更低的晶体管就产生了,该公司表示,它的能耗减少到只有传统类型的晶体管能耗的一半,而性能上并没有损失。SuVolta此举激起了日本电子巨头富士通的极大兴趣,目前他们已拥有这项技术的生产许可。

还有多少发展空间
  所有这些方法都意味着摩尔定律至少在未来几年内还会继续发挥作用。数百位专家每年都要对半导体国际技术路线图进行更新。他们预测,标准晶体管的横向尺寸到2013年将减小到16纳米(现在是32纳米),到2015年还将减小到11纳米。要想进一步缩小就需要一个概念上的飞跃。有幸的是,已经有了几个这样的选择。

  一个最有前景的方法去年已由考林吉带领的爱尔兰廷德尔国家研究所描绘出来。他们发表一篇论文,宣布他们已经创造出无接晶体管。这一方法早在1925年就由一位名叫朱利叶斯•利林菲尔德的物理学家获得专利,但直到现在,它的制造依然是个难题。

  晶体管连接处的两面是掺入了导电电子(因为电子带有负(negative)电荷,因此被称为n型材料)的硅片,而p型区域的晶格中掺入了带有正电的空穴,这些空穴由电子的游离而产生。还有一些三极管,源极和漏极都是p型,沟道是n型。在其他情况下,情况正好相反。在n型和p型的结合处,硅的作用就像一个阀门,防止电流流向相反的方向。

  然而,晶体管越小,制造PN结的难度就越大,这也是受到了掺入元素浓度波动的影响。考林吉博士的设计——类似英特尔的三栅极,在一个单独的、超薄的硅导线周围环绕一个三维栅极——为避免这种情况,整个晶体管全部采用一种比常规平板晶体管所用的半导体掺入元素浓度更大的半导体来制造。设计中含有一个极薄的沟道,就像阀门一样,断路时载流子(比如,自由电子或空穴)全部消失,通路时充满这种载流子。它的尺寸同样应该可以缩小。廷德尔研究院的研究人员去年报告说,通过对这种原子排列的无接晶体管进行计算机模拟显示他们的运行状况完好,而且它的栅极长度只有3.1纳米。

  这种栅极长度会使摩尔定律在未来几年将继续发挥作用,此后,摩尔定律要想继续发挥作用,就要求有更多的创新思维。比如,大量的学术人员和工程人员正在思考,如何制造出这样一种晶体管,使得量子沟道成为一种特色,而不是一种缺陷。根据量子理论,电子只有在某个能量级才能获得,这就意味着利用隧穿效应的晶体管可能直接从从弱电流转至强电流,并且不要预热时间。

  这也许是一个不错的想法。晶体管的大小受到单原子大小的局限,在这种情况下,还不知这是否就是工程人员最后一个即兴之举。当摩尔博士宣布这一定律时,他本以为定律可能会在10年内有效。具有不可抗拒力量的人类创造力确保摩尔定律的寿命比预想的大大延长了,但这种力量现在正面临着原子物理学难以逾越的障碍。这真是一场引人入胜的竞赛。

围观 2

与开关模式电源不同,三相电机驱动逆变器通常使用低开关频率;只有几万赫兹。大功率电机尺寸较大,具有高电感绕组;因此,即使在低开关频率下,电流纹波也是可以接受的。随着电机技术的进步,功率密度增加;电机的外形尺寸变小,速度更快,需要更高的电频率。

具有低定子电感的低压无刷直流或交流感应电机越来越多地或专门用于伺服驱动、CNC(计算机数控)机器、机器人和公用无人机等精密应用中。为了将电流纹波保持在合理范围内,这些电机——由于其低电感——要求高达100kHz的开关频率;相电流纹波与PWM(脉冲宽度调制)开关频率成反比,并转换为机械中的转矩脉动,产生振动,降低驱动精度和效率。

那么工程师为什么不增加开关频率呢?正如工程中的一贯原则,这是一种折衷的做法。逆变器的功率损耗主要包括传导损耗和开关损耗。您可以通过减小开关元件(通常为MOSFET)的尺寸来降低给定工作频率下的开关损耗,但这会导致传导损耗增加。

在理想设计中,最高可实现效率受到半导体开关的技术的限制。使用传统的基于低压48V硅MOSFET的逆变器,40kHz PWM下的开关损耗可能已明显高于传导损耗,从而构成了整体功率损耗的绝大部分。为了耗散多余的热量,需要更大的散热器。不幸的是,这增加了系统成本、重量和解决方案总尺寸,这在空间受限的应用中是不期望的或不可接受的。

氮化镓(GaN)高电子迁移率晶体管(HEMT)具有优于硅MOSFET的多种优势,开辟了新的可能性。GaN晶体管可以实现高得多的dV/dt压摆率,因此可以比硅MOSFET更快地切换,从而显著降低开关损耗。GaN晶体管的另一个优势是没有反向恢复电荷,传统硅MOSFET设计的反向恢复电荷会导致开关节点振铃。表1比较了硅FET和GaN FET。

参数

Si-FET

TIGaN (HEMT)

备注

元件结构

竖向

横向

 

具体 RDS(ON), 面积

>10mW-cm2

5-8mW-cm2

更低的传导损耗。

栅极电荷QG

~4nC-W

~1-1.5nC-W

降低栅极驱动器损耗,实现更快的开关速度,降低开关损耗和死区失真。

输出电荷QOSS

~25nC-W

~5nC-W

更低的输出电容可实现更快的开关速度并减少开关充电损耗

反向恢复QRR

~2-15mC-W

零反向恢复能够实现高效的半桥逆变器,并减少/消除硬开关中的振铃。

表1:硅功率MOSFET和TI的GaN FET(HEMT)对比

如果用新的GaN FET完全替换现有的硅MOSFET,就享受带来的益处,世界会变得轻松简单。例如,在栅极驱动电路和印刷电路板(PCB)布局中实现高压摆率具有独特的挑战性。如果处理不当,更高的dV/dt意味着增加电磁干扰(EMI)。通道之间的传播延迟失配将限制最佳可实现的死区时间,从而妨碍GaN FET实现其最佳性能。

TI的LMG5200 GaN功率级通过将两个80V/10A 18-mΩGaN FET与栅极驱动器集成在相同的无键合6mm x 8mm四方扁平无引脚(QFN)封装中,克服了这些困难。封装引脚设计为低功耗回路阻抗,PCB布局简单。输入为5V TTL和3.3V CMOS逻辑兼容,并具有2ns的典型传播延迟失配。这使得能够实现非常短的死区时间,减少了损耗和输出电流失真。

用于高速驱动的TI设计48V / 10A高频PWM 3相GaN逆变器参考设计实现了具有三个LMG5200 半桥GaN功率模块的B6逆变器拓扑结构。图1为简化框图。本参考设计提供了一个TI BoosterPack™模块兼容接口,用于连接到C2000™微控制器(MCU)LaunchPad™套件,以便进行性能评估。

“图1:高频三相GaN逆变器参考设计”

图1:高频三相GaN逆变器参考设计

了解了这么多的理论,您是否对在实践中能实现多快的切换感到好奇呢?图2显示了压摆率约为40V/ns的开关节点。尽管切换速度超快,开关节点过冲小于10V。与传统的硅FET设计不同,这需要在FET的VDS击穿电压和允许的最大Vbus电源电压之间有较小的裕量。

“图2:48V输入和10A负载时的开关节点”

图2:48V输入和10A负载时的开关节点

非常高的压摆率使基于分流的同相电流测量也具有挑战性。具有基于分流的在线电机相电流检测的48V三相逆变器参考设计通过使用TI的INA240差分精密电流检测放大器解决了这个问题。INA240具有-4V至80V宽的共模范围和增强的PWM抑制;在50kHz时其交流共模抑制比(CMRR)为93dB,其DC CMRR为132dB。

在最大负载电流为7ARMS时,参考设计板的功耗为4.95W,使用的PWM频率为40kHz,使用100kHz PWM时功耗为5.65W。图3为作为输出电流的函数的功率耗散。在最大输入功率为400W时达到48V总线的理论最大效率。这使得在7ARMS相电流下的相间电压为34VRMS,并且在100kHz下的逆变器效率为98.5%。

“图3:氮化镓参考设计在48V与三相RMS输出电流时的功率损耗”

图3:氮化镓参考设计在48V与三相RMS输出电流时的功率损耗

由于高开关频率和快速电流控制环路,相电流非常接近正弦曲线,显示出较小的失真。这最大限度地减少了转矩脉动、可闻噪声,同时可提供最高的效率。图4为电流波形与施加的PWM电压的关系曲线。

“图4:1kHz正弦相电流使用100kHz

图4:1kHz正弦相电流使用100kHz PWM失真较低

我们热切期望一睹具有创新精神的新应用工程师利用这新技术的力量能够创造出何种产品。

原文链接:

http://e2e.ti.com/blogs_/b/motordrivecontrol/archive/2016/12/12/gallium-...

围观 2