作者:Graham Mostyn

几乎每个电子器件都需要一个时钟源。例如,单片机(MCU)使用振荡器来前进到下一条指令,无线电需要通过精确的振荡器来将射频信号混合到基带中加以处理。

智能联网设备的出现对时钟性能提出了更高的要求。本文解释了设计师如何在应对这些挑战的同时降低技术风险、缩短设计时间以及削减物料清单。我们着眼于采用石英和基于MEMS的技术的石英晶体、石英晶振(XO)和高度集成的时钟解决方案。

智能联网设备需要复杂的时钟树

MCU通常包括用于非精密计算应用的内部RC移相振荡器。这些振荡器使用集成的电阻-电容对来创建控制振荡器频率的时间常数。此类振荡器具有大约1%的精度并且表现出高抖动(在时钟转换的时序中会出现意外的随机波动)。 它们适用于不注重转换时序的应用,例如为计算用MCU提供时钟以及驱动一个简单的七段数字液晶显示屏(LCD)。显示屏需要多个时钟波形,但转换时序容差为几毫秒。此外,也可实现高达几Mbps的UART通信,这种情况下的时序容差为几百纳秒,但这同时也代表着简单RC振荡器的限值。

智能联网产品通过Bluetooth®、有线以太网、Wi-Fi®或其他连接协议与云端进行网络通信。由于涉及无线电和/或高速数据,因此需要精度达百万分之几(ppm)的低抖动精密时钟。

生成精密时钟所需的关键因素是稳定的参考频率,而这需要使用谐振器。谐振器是一种电子无源器件,在某些(谐振)频率下自然振荡的幅度高于其他频率——小提琴琴弦就是一个简单的例子。电子器件通常选用石英晶体和MEMS谐振器。谐振器的要求如下:

1、谐振频率随时间和温度变化呈稳定态势。这样可以避免时钟频率漂移。
2、高品质因数(Q),确保谐振器只响应很窄的频带。
3、能够在高信号电平下工作,从而在输出端达到良好的信噪比

第二项和第三项对于确保低抖动时钟信号至关重要,可实现稳定的时序转换。

由于谐振器是无源器件,因此需要受控的能量来维持振荡并产生参考频率。将谐振器以反馈配置耦合到维持放大器可实现这种稳定的振荡。如果石英晶体或MEMS谐振器配有合适放大器,会非常适合作为10 Mbps及以上域中数据传输的频率参考。

石英谐振器具有高Q值和高输出能力,适用于抖动必须极低的应用。可以实现100飞秒的相位噪声(在传统的12 kHz至20 MHz带宽中测量)。MEMS谐振器能够以非常稳定的频率在扩展级温度下工作,而且兼具极高的可靠性以及抗冲击和振动性能,并能够实现超小型时钟解决方案(接近1平方毫米)。MEMS谐振器具有较高的Q值和较低的输出;可实现500飞秒的相位噪声,而近期的谐振器设计也在不断降低该值。例如,许多现代网络应用(例如PCIe)都支持较小的集成带宽,因此这两种技术都非常合适。

在嵌入式系统中实现时钟

在嵌入式系统中,可通过三种常见的谐振器实现来产生时钟信号。

● 将石英晶体直接连接到“目标SoC”(将由时钟驱动)

“图1:两个晶体直接连接到MCU,显示负载电容和串联电阻”
图1:两个晶体直接连接到MCU,显示负载电容和串联电阻

● 通过石英晶振(XO)为整个系统创建一个时钟输出

“图2:晶振由石英晶片组成,传统上采用陶瓷封装并带有金属盖”
图2:晶振由石英晶片组成,传统上采用陶瓷封装并带有金属盖

● 基于石英或MEMS的时钟发生器(以低频和高频[>50 MHz]创建一个或多个时钟输出)

“图3:集成时钟发生器将MEMS(或晶体)谐振器与振荡器相结合,并通过可编程PLL和缓冲输出级扩展功能”
图3:集成时钟发生器将MEMS(或晶体)谐振器与振荡器相结合,并通过可编程PLL和缓冲输出级扩展功能

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围观 5

差分信号

差分传输是一种信号传输的技术,区别于传统的一根信号线一根地线的做法,差分传输在这两根线上都传输信号,这两个信号的振幅相等,相位相反。在这两根线上传输的信号就是差分信号。差分信号又称差模信号,是相对共模信号而言的。

我们用一个方法对差分信号做一下比喻,差分信号就好比是跷跷板上的两个人,当一个人被跷上去的时候,另一个人被跷下来了 - 但是他们的平均位置是不变的。继续跷跷板的类推,正值可以表示左边的人比右边的人高,而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。应用到电学上,这两个跷跷板用一对标识为V+和V-的导线来表示。

特点

从严格意义上来讲,所有电压信号都是差分的,因为一个电压只能是相对于另一个电压而言的。在某些系统里,"系统地"被用作电压基准点。当'地'当作电压测量基准时,这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面,一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要,这两个电压的平均值还是会经常保持一致。

可以想象,这两个导体上被同时加入的一个相等的电压,也就是所谓共模信号,对一个差分放大系统来说是没有作用的,也就是说,尽管一个差分放大器的输入有效信号幅度只需要几毫伏,但它却可以对一个高达几伏特的共模信号无动于衷。这个指标叫做差分放大器的共模抑制比(CMRR),一般的运算放大器可以达到90db以上,高精度运放甚至达到120db。因为干扰信号一般是以共模信号的形式存在,所以差分信号的应用极大地提高了放大器系统的信噪比。

优点

1、抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上,而其差值为0,即,噪声对信号的逻辑意义不产生影响。

2、能有效抑制电磁干扰(EMI)。由于两根线靠得很近且信号幅值相等,这两根线与地线之间的耦合电磁场的幅值也相等,同时他们的信号极性相反,其电磁场将相互抵消。因此对外界的电磁干扰也小。

3、时序定位准确。差分信号的接受端是两根线上的信号幅值之差发生正负跳变的点,作为判断逻辑0/1跳变的点的。而普通单端信号以阈值电压作为信号逻辑0/1的跳变点,受阈值电压与信号幅值电压之比的影响较大,不适合低幅度的信号。

缺点

若电路板的面积非常紧张,单端信号可以只有一根信号线,地线走地平面,而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。这样的情况常常发生在芯片的管脚间距很小,以至于只能穿过一根走线的情况下。

时钟数据恢复( CDR: clock data recovery)

时钟恢复作为高速串行通信必须具有的核心功能得到越来越广泛的应用,在以太网、PCI-Express、Aurora中都有时钟恢复模块。相对的,传统的时钟与数据同时传输的并行传输方式无法达到1Gb/s以上带宽。

简单的来说,所谓时钟恢复就是:根据参考时钟,从数据信号把时钟信号提取出来。相对应的,在信道上只传输串行数据,在信道上并没有时钟信号。数据接收端接收串行数据并进行时钟恢复。

SERDES中,时钟数据恢复的基础

通常CDR协议运行在较高的数据速率和较长的传送距离,因此带来很大的设计挑战。

在SERDES(Serializer-Deserializer)应用中,顾名思义,CDR接收器必须从数据中恢复嵌入的时钟。更准确地说,是从数据信号的交换中获取时钟。

CDR发送器首先串行发送数据,然后将数据转换成8b/10b编码方案。编码处理获得8位数据并将其转换成10位符号。8b/10b编码方式可以在数据线上传送相等数目的0和1,从而减少码间干扰,并提供足够多的数据边沿,以便接收器在收到的数据流上锁定相位。发送器将系统时钟倍频至传送比特率,并以该速率在TX差分对上发送8b/10b数据。

CDR接收器的任务首先是在RX差分位流上锁定相位,然后接收器按照恢复的时钟进行数据位对齐,接着用接收器的参考时钟进行字对齐。最后,将数据进行8b/10b解码,供系统使用。

在CDR系统中,发送和接收系统通常拥有完全独立的系统时钟。这两个时钟在一个特定的变化范围内非常关键,这个范围大约是数百个PPM。

CDR电路与抖动

CDR接口的主要设计挑战是抖动,即实际数据传送位置相对于所期望位置的偏移。总抖动(TJ)由确定性抖动和随机抖动组成。大多数抖动是确定的,其分量包括码间干扰、串扰、占空失真和周期抖动(例如来自开关电源的干扰)。而通常随机抖动是半导体发热问题的副产品,且很难预测。

传送参考时钟、传送PLL、串化器和高速输出缓冲器都对会传送抖动造成影响。对于给定的比特周期或者数据眼,传送抖动通常用单位间隔的百分比或UI(单位间隔)来说明。例如,.2 UI的传送抖动表示抖动由比特周期的20%组成。对于传送抖动而言,UI数值越低越好,因为它们代表较少的抖动。

同样地,CDR接收器将指定在给定比特率时所能容忍的最大抖动量。典型的比特误码率(BET)标准是1e-12。接收抖动仍然用UI来指定。较大的UI表明接收器可以容忍更多的抖动。典型的接收器规格是.8 UI,这意味着80%的比特周期可以是噪声,此时接收器将仍然能够可靠地接收数据。抖动通常用统计钟形分布来量化,该分布在其定点处有理想的边沿位置。

信道均衡(Channel equalization)

信道均衡(Channel equalization)是指为了提高衰落信道中的通信系统的传输性能而采取的一种抗衰落措施。它主要是为了消除或者是减弱宽带通信时的多径时延带来的码间串扰(ISI)问题。

其机理是对信道或整个传输系统特性进行补偿,针对信道恒参或变参特性,数据速率大小不同,均衡有多种结构方式。大体上分为两大类:线性与非线性均衡。线性均衡器和非线性均衡器的主要差别在于自适应均衡器的输出被用于反馈控制的方法。对于带通信道的均衡较为困难,一般都是待接收端解调后在基带进行均衡,因此基带均衡技术有广泛应用。

在实际中一般是加入自适应滤波器来实现信道均衡。使用滤波器来补偿失真的脉冲,判决器得到的解调输出样本,是经过均衡器修正过的或者清除了码间干扰之后的样本。自适应均衡器直接从传输的实际数字信号中根据某种算法不断调整增益,因而能适应信道的随机变化,使均衡器总是保持最佳的状态,从而有更好的失真补偿性能。

作者:朱耀磷
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來源:简书
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围观 6

贸泽电子 Steven Keeping

在电路中,时钟的不良设计可能导致整个设计的失败。尽管最简单的时钟分布是最好的,但是在很多应用中,电路板上某些位置的芯片需要同步时钟信号,而在另外一些位置又需要非同步(即不同频率)时钟信号,时钟的分布形成了一个多分支时钟树,给设计带来了巨大的挑战。

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满足设计规范中抖动(jitter)的要求是时钟设计中最关键的。抖动是时钟周期实际值与理想值之间的差异,并且通常随着时钟树而变得更复杂,操作频率越高,jitter越大。更糟糕的是,它的容差通常非常小,在超高速应用中甚至只允许有几个飞秒(10-15s)的容差。偏斜(Skew)是指同步时钟信号从一个芯片到另一个芯片之间的时间差异,在采用网络级同步通信的应用中,它是一个很大的问题。相对而言,Jitter是一个普遍存在的问题,因为它直接影响自由振荡电路和同步电路,本文将重点讨论如何降低他对电路时钟的影响。

设计约束要求工程师不仅选择高精度时钟芯片、设计优秀的电路布局,还要确保时钟信号在传输到目标IC的过程中不受电磁干扰(EMI)或其他信号线的串扰。但是在很多时候,即使选择了高精度的芯片和优秀的时钟树设计,也不能保证抖动是最小的。制造工艺、供应电压、温度和频率的变化都会影响到时钟特性。测试和故障排除是必要的,而在测试和排除故障的过程中,通常又会导致器件的更改,甚至是添加诸如抖动衰减器等来清理时钟信号,以满足产品规范。

(注:在描述时钟树精度时,工程师有时会提到相位噪声。抖动是时钟在时域上不确定性的度量;而相位噪声是抖动在频域的表现,尽管本文仅限于时域技术,但所提到的解决方案,也适用于频域。)

时钟树芯片

不同产品对时钟的要求像人类的指纹一样各不相同,所以没有典型的时钟树结构。图1给出了一个时钟树的例子,图中的芯片来源于Silicon Labs。

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图1:专用芯片可以从单晶体和时钟发生器中生成多个时钟,结果就是一个时钟树。 (来源:Silicon Labs)

虽然时钟电路具有多样性,但通常每个电路具有以下一个或多个器件:

  • 石英晶体:生成特定时钟信号频率的压电谐振器。
  • 晶体振荡器:以晶体频率为参考,生成多个频率和输出的电路。压控振荡器是晶体振荡器的一个变体,可以通过调谐产生更精确频率的时钟输出。
  • 时钟缓冲器:将单时钟生成多路副本,分发给工作在相同频率下的芯片。时钟缓冲器的一个变体是零延迟缓冲器。
  • 时钟发生器:以输入频率为参照而生成多个频率输出的芯片。
  • 抖动衰减器:通过衰减输入的抖动来清理时钟信号的芯片。

石英晶体

石英晶体(X)被用作压电谐振器,当施加电信号时,它能够以精确的频率谐振,然后被用作时钟生成器的参考频率。作为参考频率,晶体有一些关键优势:

  • 根据晶体的切割和安装方式,石英晶体可以提供32kHz至50MHz范围内的特定频率。
  • 频率不受温度的影响(但也不是完全无关)。
  • 晶体产生的相位噪声很少(抖动的频域表现)
  • 它们呈现高Q因子(即,频率输出在标称或中心频率附近呈现窄带宽)。

石英晶体通常与振荡器电路一起使用,振荡器电路增强了晶体的温度独立性,放大了晶体的输出,通过乘或除,可以通过晶体的参考频率产生一个或多个不同频率的输出,也可以将晶体的正弦波输出改变为数字电路所要求的方波。振荡器电路可以内置在目标IC中,也可以与晶体振荡器(XO)相配对,该器件的输出将成为目标IC的时钟输入。 Microchip的PL602-03就是一个例子,它产生的时钟抖动极小,可以使用12到25MHz的石英晶体,产生48到100MHz的输出频率。

晶体振荡器

晶体振荡器(XO)的方波输出可以是单端信号也可以是差分信号。差分信号一般应用于高速并且对抖动敏感的电路。使用晶体振荡器是一般要考虑成本,除非应用需要多个时钟频率或对时钟精度要求特别严格。

XO的一个替代方案是压控XO(VCXO)。VCXO的参考时钟仍然由石英晶体决定,但通过调整控制电压,该频率可以在某个范围内略微调整。VCXO的电压调整范围约为±100-200ppm。VCXO可用于机顶盒等系统,以满足所需的闭环频率响应,同时保持干净的时钟输出。安森美半导体的NB3N508S就是一个例子,它是一款低相位噪声的VCXO,可以从27MHz的石英晶体信号中产生216MHz的时钟输出。在0-3.3V范围内调节VIN引脚的电压,可获得±100ppm的电压输出。

在电路中,将石英晶体,XO或VCXO放置在目标IC附近,可以使用更少的时钟器件,以最低的成本构建时钟树。然而,随着目标IC数量的增加,这种方法也变得不切实际。

时钟缓冲器

对于需要多个相同时钟输入的电路,一个可选的方案是添加时钟缓冲器。时钟缓冲器的参考时钟可以由石英晶体、晶体振荡器或时钟芯片(如时钟发生器)来提供。参考时钟从输入引脚输入,时钟缓冲器可以复制出2至10个时钟副本给需要同一频率的IC。使用一个时钟缓冲器,可以省去原本需要的多个石英晶体和晶体振荡器,降低了成本,也节省了电路板空间,但给布线带来了麻烦。一个经验法则是,如果需要四个或更多时钟,使用时钟缓冲器通常比使用单独的晶体和晶体振荡器更加经济实惠。

精度更高的时钟缓冲器叫做零延迟时钟缓冲器,它的成本更高些。如针对PCIe应用的IDT 9DBL0是一种3.3V双输出时钟缓冲芯片,它将一个时钟信号扇出为多个时钟信号,而不产生延迟,输出之间的偏差也很小。这些器件一般采用锁相环(PLL)技术,该锁相环使用参考输入和由输出驱动的反馈输入。PLL内的相位检测器能够调节VCXO的输出频率,使多路输出无相位或频率差异,因此无抖动差异。

时钟发生器

与时钟缓冲器一样,时钟发生器的参考时钟也由石英晶体、晶体振荡器或其他时钟电路提供。前面提到的时钟缓冲器是用来生成多个相同频率的信号副本,而时钟发生器可以通过单个参考时钟输入生成多个不同频率的时钟输出。此外,时钟发生器还包括其他功能,如时钟输出的使能与关闭、频率偏移和频谱扩展。通过使用差分信号,时钟skew的控制,传输线的精心设计等可以保证集中式时钟源可以提供与多个分立晶体和晶体振荡器相似的时钟精度。

时钟发生器的一个例子是Silicon Labs的Si5338Q,该芯片是一款高性能,低抖动的时钟发生器,它能够合成四个独立的高达350MHz的用户可编程时钟频率并能够选择高达710MHz的输出频率。它的输出支持四个差分时钟,八个单端时钟或两者的组合(图2)。

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图2:时钟发生器通过单个晶体时钟输入产生多个频率的时钟输出,节省元件数量。 (来源:Silicon Labs)

抖动衰减器

时钟树可能需要的另一个芯片是抖动衰减器。抖动衰减器是专用芯片,用于“clean-up”时钟信号。它一般用在高速电路中,必须要将抖动减小到可以忽略的程度以确保电路正常工作的场合。

抖动定义

抖动是与理想时钟相比,实际周期变化的值,以秒(s)为单位。

抖动的类型

抖动有两种形式,随机性抖动和确定性抖动:

随机抖动

随机抖动在本质上是系统的固有噪声。该噪声遵循高斯曲线,不是一个可识别的噪声源,这给抖动的分析带来了麻烦。但幸运的是,在大多数系统中,随机抖动可以忽略不计,不会影响电路性能。但是,有时候本底噪声可能会非常高,以至于必须要进行一些故障排除来提高电路性能。

确定性抖动

确定性抖动有一个特定的原因并且通常是重复的。这使得分析其原因要比随机抖动更容易些。确定性抖动可以进一步分类为周期性抖动和数据相关性抖动。例如,由开关电源引起的抖动是确定性的和周期性的,与电源的工作频率相一致。相反,数据相关性抖动可能是周期性的也可能是非周期性的,因为它是由诸如以太网或PCIe通信中的串行数据流的动态变化和不规则时钟边缘等因素造成的。数据相关性抖动因系统、功能和其他因素等而发生变化,难以被诊断。

在某些系统中,确定性的抖动可能看起来是随机的,因为多个噪声源相互重叠,掩盖了与原本独立的噪声源。

抖动度量

抖动可有三种形式:绝对抖动,周期抖动和周期间抖动。

绝对抖动

绝对抖动,也称为时间间隔误差(JTIE)-表示某时刻信号与理想时钟的偏移量

周期抖动

周期抖动(Jper)-不要和上面描述的周期性抖动混淆。他是是在固定周期数(通常为1,000或10,000)内(图3)所有独立时钟周期的最长和最短时钟周期之差。

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图3:周期抖动是在长期观察中最长和最短时钟周期之间的差异。(来源:Silicon Labs)

周期间抖动

周期间抖动(Jcc)是在固定周期数(通常为1,000或10,000个周期)内测量的连续时钟周期之间的最大差异(图4)。

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图4:周期间抖动是连续时钟周期之间的最大差异。 (来源:Silicon Labs)

抖动的影响

有些抖动是不可避免的并且不全是坏事。但是,过度的抖动会影响电路性能。例如,在高频率下运行且需要高精准的同步时序系统必须满足JTIE的规范。同步eEhernet(SyncE)和光传输网络(OTN)应用也是这样的例子。高的JTIE将导致系统的同步失败和故障发生。

Jper和Jcc对于大多数的数字应用都很重要,因为在数字系统中,它们可能会影响锁存器和触发器的建立时间和保持时间:

  • 锁存器:时钟为高电平时,锁存器传输数据,时钟为低电平时,锁存器保持数据。
  • 触发器:触发器在时钟周期的上升沿到来时传输数据。

如果数据流和系统时钟受到Jper和Jcc的影响,则会轮流影响锁存器和触发器的建立时间和保持时间,从而导致数据损坏或丢失,降低了ADC的采样精度,或者限制了处理器的运行频率。在不能忍受时钟频率发生突变的应用中,对Jcc的控制也是很重要的(图5)。

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图5:过度的抖动会引发采样和保持问题,从而导致数据丢失或损坏。 (来源:IDT)

时序问题的解决方案

应用这些实践和技巧将会帮助解决时序问题:

采用好的设计实例

减小时序问题的第一步是使电路尽可能地简单。不论每个定时器的性能如何优秀,每个器件都会引入固有抖动,它们的影响是累积的。 器件的数量少就会引起更小的抖动。

每个电路都可以容忍一定程度的抖动而不会影响性能。如果不保证性能,工程师应尽量避免使用对抖动要求严格的电路。识别和减小抖动是一个困难又耗时的过程,只有在重要的情况下才应该被采用。

这个建议扩展到了电路的运行参数。开发者应该评估系统运行频率等要求,因为频率越高,Jper和Jcc就越大。(JTIE与操作频率无关。)

开发者还应该考虑时钟树的最佳拓扑结构。通过使用更少的石英晶体和时钟发生器并增加更多的时钟缓冲器,可以降低成本,但是会在时间精度上进行折衷。 类似地,通过采用VCXO和零延迟缓冲器,可以提高时序精度,从而提高复杂性(由于像晶体这样的元件趋向于需求,所以可能需要更长的交付周期)。

其他的设计技巧包括:

  • 通过保持信号线短路,选择最佳拓扑结构,并选择材料预算可支持的最佳芯片,来限制时钟树的延迟。
  • 控制转换时间以保持时钟边缘的良好定义。
  • 在电路中匹配元件(例如,除非由于操作原因而需要不同类型的元件,一般情况下都使用相同类型的时钟发生器和时钟缓冲器)。
  • 当从单芯片中分配多个信号时要匹配时钟线的长度。
  • 使用间隔和屏蔽来保护时钟线免受串扰。
  • 使用具有积分去耦功能的时钟缓冲器。

开发人员还应该利用商家免费提供的白皮书和时钟电路设计的应用笔记来获取建议。

最后,开发人员应根据时钟树拓扑结构的电路图和所选芯片的数据表来计算容限和抖动的累积量。许多芯片供应商提供线上工具来简化这一过程,并且评估芯片和拓扑结构的影响。这些工具甚至可以被用来为给定的应用程序提供芯片和拓扑结构。

分析时钟树

遵循良好的设计准则,选择合适的时钟树拓扑结构,采用高质量的芯片是非常好的做法,但这也并不能保证时钟是完全令人满意的。很多其他的因素也可以引入抖动,例如不匹配的信号线长度,EMI,电压波动甚至机械应力(影响晶体的压电特性),这些因素都是不可预测的。即使是最好的时钟电路也可能被这些噪声源损害。

如果时钟电路的性能不如预期,则需要使用为此设计的专用仪器进行分析,以便确定时钟问题的根源。

每种类型的抖动都是以皮秒(高精度的定时系统用飞秒)为单位来表示的。大的偏差意味着时钟质量低,抖动也常用时钟增量的均方根(RMS)值来表示。计算RMS值通常假定时序偏差服从高斯分布,计算结果是抖动测量值的标准差(图6)。

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图6:抖动通常用RMS值来表示,被定义为时序偏差高斯分布的标准差。 (来源:IDT)

通常使用高速数字示波器对抖动进行测量(时域值)。示波器可以直接测量出JTIE,Jper和Jcc,并可以还可以测量高频或低频时钟信号的抖动。示波器特别适合测量数据相关性抖动(图7)。

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图7:高速数字示波器是分析抖动的最佳工具。(来源:Silicon Labs)

通过对原始数据进行后期处理,可以计算出RMS抖动值。然后可以通过计算“峰值因数”将RMS抖动值转换为峰-峰值。计算波峰因数通常假设时钟的工业标准误码率(BER)为10-12。对于这个BER,RMS到峰-峰值因数是14.069。因此,1ps的RMS抖动值相当于14.069ps的峰-峰抖动值。

如果测得的抖动幅度超出预定的范围,则在使用仪器时需要一些技巧,不仅要确定抖动的大小,还要确定抖动的来源。周期性确定性的抖动是最容易被数据相关性抖动跟踪的,但也更难以排除故障。由于这种类型的抖动可能具有随机抖动的外观表现,因此难点仍然是来自多个源叠加的周期性抖动或数据相关性抖动。对于特别棘手的问题,应该从仪器和芯片供应商处寻求建议。

改善的时钟电路

一旦问题的根源被发现,就有许多方法来解决抖动问题;根据抖动的来源,可以通过以下几种方式来简化电路,从而解决问题:

  • 用一个能够提供多路输出的缓冲器替换多个分立的缓冲器。
  • 更换更高规格、更专业的芯片。
  • 重新布线并匹配走线长度。

具体的解决方案将取决于抖动的类型和来源。

在很多系统中,随机抖动是性能下降主要原因。这时,最好的方法是将时钟电路尽可能的简化,然后用更高规格的元件依次替换每个元件,直到本底噪声被降低到可接受的水平。

其他方面也可以被改进,如开关电源和目标芯片:

开关电源

能够经常显示出随机抖动和确定性抖动来源的区域是电源,特别是开关电源,开关电源因其高转换效率而受欢迎,但也是众所周知的EMI和其他噪声源。这种噪声应该在供应的输出中被滤除。否则,将会损害时钟信号的完整性。另外,设计人员还应该确保电源输出走线不会过于靠近时钟电路线路,限制串扰的机率; 其他信号走线也是如此。一个好的设计建议是在时钟线旁边运行一个接地走线,如果这一点不可行,则应该增加时钟线与其他信号线之间的距离。

目标芯片

目标芯片的一个常见问题是信号的终止。如果没有适当的终止,将会发生阻抗不匹配,并且能量将反射到线路上。这些脉冲可能非常大,以至于使器件错误的触发,导致电路错误操作(并且可能是灾难性的)。对于时钟电路来说,最流行的终止方式是在信号线中串联一个电阻,并把他放到尽可能靠近信号源的位置。电阻要匹配时钟驱动器的输出阻抗与传输线的阻抗。这样,电阻就会吸收掉返回的能量,进而不再影响时钟芯片。

使用抖动衰减器

在很多时候,即使采用了所有故障排除技术,抖动也可能达不到要求。当这种情况发生时,一种方法是可以在时钟树中添加抖动衰减器来clear-up时钟信号。像IDT的8V19N407或Silicon Lab的Si5317等器件采用PLL架构来实现抖动的衰减(通常是倍频)。PLL用于过滤来自输入时钟的噪声并产生低抖动输出时钟。降低环路滤波带宽会增加参考时钟的抖动衰减量,使得从输入到输出传输的抖动较小(图8)。

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图8:抖动衰减器使用PLL过滤输入时钟的噪声,并产生一个低抖动的输出时钟。(来源Silicon Labs)

结论

抖动的优化起始于时钟树的设计和电路元件的选择,不同的应用场合有不同的方案,在进行硬件设计之前,工程师应该利用芯片供应商的线上资源来评估时钟电路的性能。这样做可以在设计后期节约时间和成本,并且简化器件选择和采购。

但是,即使利用线上资源,采用已有的设计技术并仔细选择时钟芯片后,也不能保证抖动能够完全符合芯片数据手册上的参数,很多其他的影响也会引入不必要的噪声。因此,测试和故障排除是不可或缺的。

分析并消除抖动不是一个简单的过程。采用优秀的设计原则、选择高质量的元器件、用适当的仪器对电路进行检测、采用系统的方法来分析解决所发现的问题,通常会得到令人满意的结果。如果没有做到这些,建议开发人员求助于时钟芯片供应商。基本上所有优秀的公司都会提供设计和故障排除服务,开发人员所获得的经验可用于下一个项目的时钟电路设计。

原文链接:https://www.mouser.com/applications/timing-circuit-design-solutions/

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围观 140

本期我将讨论在测量较低时钟频率的相位噪声和相位抖动时出现的一个非常常见的问题。在所有条件相同的情况下,我们通常期望分频的低频时钟产生比高频时钟更低的相位噪声。在数量上,你可能会记得这是20log(N)规则。

然而,20log(N)规则仅适用于相位噪声,而不适用于综合相位噪声或相位抖动。相位抖动通常应该大致相同。而且,由于我们的频率足够低,所以在实际测量中我们不会发现这种关系是成立的。所以本期的问题是 - 为什么会这样呢?

20log(N)规则

首先,是对20log(N)规则的快速回顾:

如果一个时钟的载波频率下降了N倍,那么我们预计相位噪声会减少20log(N)。例如,每个除以因子2的除法应该导致相位噪声减少20log(2)或大约6dB。这里的主要假设是无噪声的传统数字分频器。

为什么是这样?实际数字分频器的输出是上升沿和下降沿,信号处于逻辑高电平或低电平。抖动仅出现在上升沿和下降沿。抖动对每个时钟周期的比例降低。我们的直觉可能表明,如果我们减少抖动边缘的数量,那么我们减少了分频时钟传输的抖动。事实证明是正确的。

这可以写成:

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相位抖动会怎样?

我们整合了SSB相位噪声L(f)[dBc / Hz],以获得以秒为单位的RMS相位抖动,如下所示:从f1到f2的偏移频率以Hz为单位进行积分,其中f0是载波或时钟频率。

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在实践中,所涉及的数量足够小,对于良好的时钟来说,对于12kHz到20MHz的抖动带宽,RMS相位抖动大约在10s到100s的飞秒数量级上。

请注意,以秒为单位的RMS相位抖动与f0成反比。当频率被分频时,相位噪声L(f)下降20log(N)。然而,由于频率也下降了N,以时间为单位表示的相位抖动是恒定的。因此,与20log(N)相关的相位噪声曲线在抖动带宽上具有相同的相位噪声形状,预计会在几秒钟内产生相同的相位抖动。

例子

我们来看一个具体的例子。作为一个实验,我拿了一个Si5345抖动衰减器,输入一个25MHz的时钟,并配置它,使我只改变一个(内部)输出分频因子2,以获得从800MHz到50MHz的频率。然后,我使用Agilent(现为是德科技)E5052B测量相位噪声,并比较了每种情况下的相位噪声和相位抖动。对每个频率对五次运行进行平均和相关。为了清楚起见,我简化了实验。

通过MSPaint的魔力和使用“Transparent Selection”功能,我可以覆盖所有的E5052B屏幕大小,如下所示。(如果运行是相同的每次只有唯一的文本被遮盖)。在下图中,轨迹通常从载波频率下降到800MHz,然后400MHz等降到50MHz。除了曲线在最高偏移频率下被压缩的地方,曲线的形状是相同的。

然后,我列出了在12kHz至20 MHz抖动带宽上测量的相位抖动结果,如下所示:

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我们可以从图和表中得到两个直接的观察结果。
1. 曲线之间的距离接近于我们所期望的20log(N)规则,直到迹线开始呈现为朝向100kHz到MHz偏移。
2. 对于800 MHz到200MHz,fs的RMS相位抖动大致相同。但是,对于100MHz和50MHz的情况,与期望的相位抖动是不同的。

尽管采用了20log(N)规则,但是由于降低了输出时钟频率,尤其是在200MHz以下,相位抖动变得更糟。这些较低频率的时钟测量的远比预期抖动。因此出现了抖动分频时钟的情况。发生什么了?

由于明显的相位噪声基底而导致的曲线压缩似乎是计算的RMS相位抖动的差异的原因。我们通过比较800 MHz和100 MHz情况下10 kHz到20 MHz偏移的数据来验证。所有的相位噪声数据来自原始标记,除了从屏幕盖图估计的20MHz点之外。(请注意,对于8或23倍,我们预计相位噪声的增量为3 x 6 dB或18 dB。)

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只要将这些值输入到Silicon Labs在线相位噪声抖动计算器中,我们就可以得到以下结果。

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现在,让我们修改100MHz数据集,以消除较高的偏移频率压缩,如下所示。如果使用20log(N)规则,那么预期的18dBΔ也是如此。

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将修改后的值输入到在线计算器中,我们将其计算结果以高亮显示的方式添加到表格中:

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这个练习证实曲线压缩考虑了相位抖动在800 MHz和100 MHz之间测量的显着差异。

噪声基底

所有的迹线变平或接近平坦的20 MHz偏移量。那么,什么是明显的或有效的噪底?请注意,一般来说,这将是一些RSS(平方和根)组合的仪器相位噪底和DUT的远相噪声。例如,如果DUT和仪器在20MHz偏移量下的有效相位噪声为-153 dBc / Hz,则RSS结果将高出3dB或-150 dBc / Hz。

如果仪器本底噪声远低于DUT,我们预计20 MHz偏移处的点相位噪声将从800MHz时钟的测量结果中减去6 dB。但那并不是发生的。见下表和附图:

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相位噪声本底不是单调变化的,这表明可能涉及多个因素。查看E5052B规格表明,随着载波频率降低,SSB相位噪声灵敏度应稍微降低。另外,来自DUT(Device Under Test)的远相噪声通常由输出驱动器的相位噪声主导,并且不可能以这种方式变化。我们很可能会将仪器的“实际”相位本底噪声作为输入频率的函数加上DUT部分的混叠来运行。 Si5345的分频器边缘可以被看作是采样分频器内部时钟的相位噪声。这个因素是独立于仪器的。可以理解的是,可能发生混叠,但是量化由于混叠引起的特定贡献可能是有问题的。

这篇文章(http://tf.boulder.nist.gov/general/pdf/1380.pdf)提出,如果输入信号的噪声带宽大于4×分频器输出频率v0,则分频的PM(相位调制)噪声将通过10log [(BW/ 2v0)+1]的混叠而降低。所描述的混叠主要影响我们感兴趣的远端偏移。

作者写道:
“宽带噪声的混叠一般对接近载波噪声的影响要小得多因为它通常比宽带噪声高很多个数量级。“

在这些特定的测量中,假定给定的BW和仪器本底噪声,对于最低载波频率估计的本底噪声是合理的。然而,似乎没有一个解决方案可以容纳所有的数据。它可能需要在最高输出频率下操作设备,然后使用外部分频器和滤波器来正确分类。也许在未来的某个帖子里。

虽然本期的帖子集中在相位噪声上,但应该指出,分裂的杂散可以被混淆或折叠,就像上面讨论的一样。我的同事之一也证明了这一点,我建议进一步阅读他的文章:
https://aspencore.us.janrainsso.com/static/server.html?origin=https%3A%2...)。

总结

我们已经回顾了相位噪声仪表的明显的或有效相位噪底对于足够低的频率时钟的相位噪声曲线和相位抖动测量的影响。在用DUT和相位噪声设备工作一段时间之后,您将认识到典型的相位噪声曲线,设备的近似相位噪底以及相位抖动的合理预期。当然,对于上述情况,对200 MHz以下的相位抖动测量,我们不得不采取一定的措施。如果有疑问,请尝试更高频率的类似配置以进行比较。由于任何仪器本底噪声的变化和/或由于较高的分频系数导致的混叠,您只会错过次级相位噪声劣化。

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导读:本文针对用单片机制作电子钟或要求根据时钟启控的控制系统时,出现的校准了的电子时钟的时间竟然变快或是变慢了的情况而提出的一种解决方案。
  
单片机应用中,常常会遇到这种情况,在用单片机制作电子钟或要求根据时钟启控的控制系统时,会突然发现当初校准了的电子时钟的时间竟然变快或是变慢了。
  
于是,尝试用各种方法来调整它的走时精度,但是最终的效果还是不尽人意,只好每过一段时间手动调整一次。那么,是否可使时钟走时更精确些呢?现探讨如下:
  
一、误差原因分析

1.单片机电子时钟的计时脉冲基准,是由外部晶振的频率经过12分频后提供的,采用内部的定时,计数器来实现计时功能。所以,外接晶振频率的精确度直接影响电子钟计时的准确性。
  
2.单片机电子时钟利用内部定时,计数器溢出产生中断(12MHz晶振一般为50ms)再乘以相应的倍率,来实现秒、分、时的转换。大家都知道,从定时,计数器产生中断请求到响应中断,需要3_8个机器周期。定时中断子程序中的数据人栈和重装定时,计数器的初值还需要占用数个机器周期。此外。从中断人口转到中断子程序也要占用一定的机器周期。例如:

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从上述程序可以看出,从中断人口到定时/计数器初值的低8位装入需要占用2+2+2=6个机器周期。所以,在编程时一般会把这6个机器周期加入定时/计数器的初值中。但是,从定时,计数器溢出中断请求到执行中断需要几个机器周期(3~8个机器周期)。就很难确定准确值,正是这一原因导致了电子时钟计时的不准。
  
二、解决方法

1、采用高精度晶振方案
虽然采用高精度的晶振可以稍微提高电子钟计时的精确度,但是晶振并不是导致电子钟计时不准的主要因素,而且高精度的晶振价格较高,所以不必采用此方案。
  
2、动态同步修正方案
从程序人手,采用动态同步修正方法给定时,计数器赋初值。动态同步修正方法如下:由于定时,计数器溢出后,又会从O开始自动加数,故在给定时/计数器再次赋值前,先将定时,计数器低位(TLO)中的值和初始值相加,然后送人定时,计数器中,此时定时,计数器中的值即为动态同步修正后的准确值。具体程序如下:

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采用此种方法后,相信制作的电子时钟的精度已有提高了。
  
3.自动调整方案
采用同步修正方案后,电子时钟的精度虽然提高了很多,但是由于晶振频率的偏差和一些其他未知因素的影响(同一块电路板、同样的程序换了一片单片机后,走时误差不一样,不知是何原因),时间长了仍然会有积累误差。为此,可采用自动调整方案。实际上是一种容错技术。其自动调整原理为:实测出误差Is所需的时间,然后每隔这样一段时间后就对秒进行加“1”或减“1”调整。例如:电子钟每过50小时就慢1秒,其自动调整程序如下:

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以下是一个完整实例:

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结语

使用此方法调整较费时间,但效果非常好。经实验,一次调整可/以将月误差控制在Is左右,如按此方法再次测出误差Is所需的天数并进行二次调整,其精度会更高。

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