为何可以达到 56 Gbps?

您能通过线缆对以多快的速度传输数据?当然,这个问题不好回答,答案取决于多种因素,包括线缆、材料及其几何结构、距离和所选的收发器技术。最差的答案是速率仅为数十 Mbps。即便在普通的数据网络应用中,数据传输速率也是其一百倍。

让我们看看要求最严苛的数据中心和超级计算机吧。在这些环境中,CPU 内核密度、硬件加速器速度和内存带宽不断增长,呼唤推出新的串行通信技术,就像超高的温度和压力将核子融化为更重的新元素,最终引发了宇宙大爆炸。(图 1)。

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图 1.就像新星爆炸一样,数据中心正不断为整个设计社区孵化全新技术。

让我们详细了解一下较短的 PCB 轨迹,其在数据中心的内部背板网络中将网络适配器连接至光学模块。为满足越来越高的期望,光纤连接速度需达到每光纤 400 Gbps。这对于普通 PCB 上的微小主板边缘光学收发器模块(需克服距离障碍),以及网络适配器芯片提出了更高的要求,对设计师提出了更大的挑战。空间和功耗限制排除了大量信号对,迫使行业采用 8 路 50 Gbps 连接的配置,该配置基于铜线 56 Gbps (56G) 收发器技术。

这对于许多其他系统来说是好消息。在庞大的数据中心网络市场,56G 收发器将用于许多其他要求严苛的链路,连接日益增多且分辨率不断提高的摄像头、激光雷达和雷达模块等组件,或连接多 Gsample/数据转换器。

收发器设计师如何实现这一速度?在并不久远的过去,10G 似乎是遥不可及的目标。其中的挑战是什么?哪些技术克服了这些挑战?

讨厌的通道

串行通信的关键在于将脉冲输入通道的一端,然后从另一端提取脉冲的合理传真。随着脉冲频率的增加,三大因素会妨碍这一听上去合理的目标:衰减、符号间干扰 (ISI) 和反射。许多其他的相关问题也会产生影响,尤其是串扰,但这三大因素往往会产生主要影响,并将帮助我们探索收发器架构。

衰减通常被通信人员称为插入损耗,表示接收器所提供信号能量与发射器传送至通道的能量之间的分贝比率。当然,这些是交流电路,一次衰减和相移依赖频率。毕竟,您需要将高速信号传输至复杂的分布式 RLC 网络。因此,插入损耗仅适用于信号的特定频率分量。

为帮助其他通信领域的从业人士理解本文内容,我们需要在此简要介绍一下相关术语。这些链路使用脉冲调幅功能。直到最近,该功能表示不归零 (NRZ) 脉冲编码,即间隔时间内脉冲为 1,脉绝为 0。NRZ 表示您没有将脉冲之间的信号归为 0。如果有两个连续脉冲,您将发送一个长脉冲,而非两个短脉冲。这反过来意味着您可发送的最大基础频率为交替表示 1 和 0 的波形,即每隔一个脉冲间隔有一个脉冲。对于这种信号,基础频率为脉冲频率的一半。令人遗憾的是,通信工程师将这一频率称为尼奎斯特频率,造成了与尼奎斯特采样频率的混淆,后者是完全不同的概念。在本文中,尼奎斯特频率为信号脉冲频率的一半,与任何采样率无关。

如上所述,衰减依赖频率。通常,我们使用信号的尼奎斯特频率而非波形中的任何其他谐频表示衰减。这一数值通常过大,具体取决于物理通道。例如,符合 802.3 要求的背板能将尼奎斯特频率为 14 GHz 的信号衰减超过 33 分贝。如果将该频率加倍至 56G NRZ 连接所需的 28 Ghz,信号将衰减 62 分贝。鉴于各方面的影响,如服务器机架内的电源和散热限制、串扰问题及接收器放大器的结果视图,更高的尼奎斯特频率很快带来麻烦。

您可能会说,我们讨论的不是背板,而是几厘米的 PCB。确实,这样想来情况没那么糟糕。如果尺寸为行业公认较短的 15 厘米,精心布局可 14 Ghz 下的衰减降至 10 分贝。如此,我们至少能够以这样的速度在芯片和光学模块之间传输信号。

ISI

如前所述,由于连接的是混乱的分布式 RLC 网络,当您传送该网络的极点与零点时,频率响应的振幅和相位都会发生较大变化。这意味着,如果您置入一串良好的正弦脉冲,信号中的谐频将呈现不同程度的衰减和偏移,并在整个时间域被模糊。最后结果将与您置入的脉冲全然不同。

这对于接收器是个大问题,接收器需要查找脉冲间隔的中心,并在此处对脉冲振幅进行采样。而且情况还在变糟。在这些频率下,模糊会跨过单个脉冲间隔的边界。因此,看似无害的脉冲最终会干扰前后的脉冲(可能相距多个间隔)。这就是 ISI。在最坏的情况下,ISI 可给脉冲列造成近直流混乱 (near-DC mess),让脉冲位置变得难以确定。当然,如果尼奎斯特频率在增加,情况还会变糟。

反射是另一个要素。在这些频率下,我们无法将互连建模为集总阻抗,它是一种传输线。任何来自 via、PCB 轨迹中 bend 或 necking、未妥当终止的 stud、甚至不一致材料的局部阻抗变化,将把波形分割为传向接收器的传输部分和返回至发射器的反射部分。反射会在通道中不断进行,在间断中造成分割和再反射,最终在接收器中衰减、停止,或大幅延迟(通常形成连续的脉冲间隔)。即使您精心进行布局,反射也会大幅增加接收器查找脉冲时遇到的噪音。所幸,这些噪音可以衡量和还原,因此,接收器可进行总结,以进行补偿。

所以,您发送的内容根本不是接收器收到的内容。设计的收发器需包含能够预先弥补一些此类问题的发射器,以及弥补其他问题的接收器,以选择所需的 1 和 0,尽量减少功耗和延迟。

采取对策

行业正在使用经过实践检验的技术解决现实问题。从磁带读取/写入通道到深度空间通信等各个领域,都引入了全新的 56G 收发器技术概念,同时降低了网络频率。不过有一个例外,面向 28G 和 56G 收发器的功能结构图几乎是一样的。

这是关键所在。我们发现,随着频率的增加,我们总结的三大挑战 —— 衰减、ISI 和反射 —— 都在急剧恶化。因此,我们首先要最大限度降低尼奎斯特频率,从谐频中获取尽量多的能量。

为此,努力确保 56G 覆盖几厘米距离的设计师放弃了 NRZ 编码方案,以支持四级脉冲调幅 (PAM4)。这样,他们可在每个脉冲中(按通信工程师的说法是在每个符号中)传输两个二进位,并在 28G NRZ 使用的 14 GHz 尼奎斯特频率下实现 56G 速度。因而,已证明可用于 28G 的许多技术可再次使用,且几乎无需进行修改。请注意,这种方法会对波形产生深刻影响。波形不再具有一串不同宽度的脉冲,而仅具有两种可能的振幅,看起来更像梯级函数,支持向上或向下过渡,高度从 1 个梯度增加至 3 个梯度(图 2)。

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图 2.理想的 PAM4 波形远比 NRZ 波形复杂。

这是一项重大进步,但多少被以下事实多抵消:收发器在每个间隔中需识别四种可能振幅。此外,收发器眼图现在具有 3 只形状不规则的小眼,而非一只规则的大眼。换言之,切换至 PAM4 意味着放弃 11 分贝的信噪比。您没有什么预算用于处理不断积累的衰减、ISI 和反射问题,因此,您必须娴熟掌握如何弥补相关缺陷。实现这一目的需要用户针对接收器和发射器开展有效合作。

发射器

发射器的处理较为简单,我们可将其划分为几个主要模块(图 3)。数据以并行的方式进入发射器,并直接进入前向纠错 (FEC) 编码器。实际上,即便使用我们将会讨论的所有其他函数,距离超过几厘米时 56G PAM4 的比特误码率 (BER) 在没有 FEC 的情况下也是不可接受的。通常,我们会使用 Reed-Solomon 技术。

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图 3.简化的发射器结构图显示了相对简单的结构

加入 FEC 编码功能后,数据流将被进一步编码,以确保有足够数量的过渡支持接收器的时钟恢复电路正常运行,并建立适当的帧。然后,数据流通过串行处理变成位对流,并提供给去加重模块。该模块通常是一个三阀有限脉冲响应 (FIR) 滤波器,阀门分布在前、中、后三个位置。其作用是预先使波形失真,以应对通道将会造成的失真问题。您的策略不是将良好的清洁 PAM4 波形置入互连结构,并消除混乱,而是置入精心准备的混乱,避免使用清洁 PAM4 波形。这一方法的主要作用是减少 ISI。

从这里,信号可传输至数字模拟转换器 (DAC) 和线路驱动器。鉴于在这之后的各种下游任务,相关函数必须保持最高运行效率,以保持线性和高 SNR,同时最大限度减少功耗。

接收器

56G 的许多技术位于接收器中。尽管接收器架构各有不同,但基本结构是一致的(图 4)。互连结构的信号进入模拟滤波器(通常称为连续时间线性均衡器,CTLE),然后进入可编程增益放大器 (PGA)。对于哪个模块为先,行业至今仍争论不休。因此,您可能会看到放大器在 CTLE 前面的设计。经处理的信号然后进行模数转换,并在前馈均衡器 (FFE) 中进入第二个处理阶段。同样,对于哪个在先,业界仍有争论:FFE 可能为模拟模式,在模数转换器 (ADC) 的前面,也可能为数字模式,在 ADC 的后面。市场上还有一些全模拟设计,其中根本没有 ADC。从这里,信号进入判决反馈均衡器 (DFE) 和切片器。产生的数据流相继进入时钟数据恢复 (CDR)、串并转换及 FEC 后端等环节。

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图 4.接收器(此处进行了简化)容纳了收发器的多数技术。

我们应再了解一下其中一些模块。CTLE 和 PGA 主要用于调节入站信号以便后续模块使用,杜绝不合适的频率并将信号集中在以下函数的动态范围。CTLE 是一种具有尼奎斯特频率的带通滤波器。具体而言,对于 PGA,我们必须谨慎对待线性和噪音问题,当然 PGA 也可能需要较高的增益,以应对 10 分贝及更高的插入损耗。

ADC(若使用)是接收器中更重要的模块之一。一些设计完全省去了 ADC,而是使用模拟 DFE 和切片器电路。设计师日益频繁地选择尽早转换至数字模式,然后使用快速数字信号处理 (DSP) 硬件实施进一步的滤波、切片、时钟恢复和 DFE。遗憾的是,这一方法需要对复杂的模拟波形进行数字化处理,且过渡可能在 14 Ghz 尼奎斯特边缘频率下进行。您需要较高的采样频率 —— 至少达到脉冲频率或其两倍,并将抖动保持在较低的水平,以免眼图变得更糟。由于后续模块需要识别高噪音信号中的四个信号级别,并感测您的采样位置距离采样间隔中心究竟多近,您需要出色的分辨率(可能为 6-8 个有意义的位)。因此,广大厂商不愿意部署 ADC 技术也就不足为奇了。

CDR、DFE 和切片器三个模块在嵌入式反馈回路中相互配合,将数字化波形转换为一串数据位对。切片器负责识别每个样本中的四个可能数据值:00、01、10、11。切片器的判断结果将反馈至 DFE,后者是可能具有 6 个阀门的多阀 FIR 滤波器。通过将切片器判定的信号级别乘以每个阀门的系数,然后将结果添加至数据流,DFE 可能消除反射和任何剩余 ISI 的影响。这无疑需要预设阀门系数,以消除通道中的反射和 ISI 影响。如果一切顺利,DFE 将能消除通道造成的多数失真,确保切片器获得的波形看上去与去加重前发射器开始使用的波形高度相似。

同时,DFE 输出的信号将传送至 CDR 电路,后者将把 ADC 采样时钟集中在脉冲间隔,以便在最合适的时间实施波形数字化。该步骤可由任何技术完成,包括 Mueller-Muller、最小平方误差等,这些技术均依赖脉冲频率采样或 2 倍过采样,从而实现频率的中途管理。遗憾的是,对于该模块,久经考验的 NRZ 技术并不适用。

最后,我们提及的许多模块,包括发射器去加重和接收器中的所有功能(切片器可能除外),必须根据观察到的通道性能进行调整。该步骤通常在启动时,或 BER 过量的情况下通过迭代训练流程实施。该流程可能由状态机控制,但由于其复杂性不断增加,该流程如今可能需要由微控制器进行管理。

未来行动

今天我们了解了 56G PAM4 收发器的基本信息。这种收发器有许多不同的型号,我们今天介绍的信息非常粗浅。鉴于数据中心面临着巨大的速度压力,我们需要思考下一步行动。

从 56G 到 100 或 112 Gbps 的演进之路并不明确。尼奎斯特频率增加一倍会严重加剧我们所讨论的三大挑战,同时会加剧串扰问题,可能使其成为第四大挑战,而现有技术并不能有效地解决这一问题。而从 PAM4 迁移至 PAM8 的选项会给我们讨论的几乎所有模块带来麻烦,可能进一步减小接收器眼及其之间的间隔,导致其被噪音淹没。更强大的 FEC 可能有所作用,但会降低编码频率和增加功耗。

然而,希望之泉喷薄不息。2018 年 IEEE 光学互连大会上的演示表明,到 2020 年,业界将能使用 PAM4 通过铜线在芯片和光学模块之间实现 100 Gbps 的速率。不过,在多位演讲嘉宾看来,这一速率可能是终点了。

此外,一些专家认为可将交叉 (fly-over) 同轴线缆用于互连,将其直接连接至 IC 包。然后,大会讨论了将光纤直接连接至模块,帮助集成数字电子技术和光学收发器。最后,与会者讨论了硅光子和直接在数字切片上部署光纤的可能性。在这一方面,PCB 成为了用于接地层、热电分摊和机械支持的主要介质。不过我们依然任重而道远,许多技术难题还有待克服。

本文转载自:Altera - SDJ
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